電子交換機中的時分多路通信高速切換控制系統和控制方法
2023-12-03 12:05:31 1
專利名稱：電子交換機中的時分多路通信高速切換控制系統和控制方法
技術領域：
本發明是涉及在電子交換系統中的時分開關的控制方法和控制系統，尤其是涉及在多處理器型電子交換系統中的T-S-T三級切換的時分多路通信高速切換控制系統和控制方法。
通常，為了分散負荷，常規的方法是採用多處理器型的電子交換機中的各個處理器來處理多個預定數量的寄存終端。而當採用這種多處理器型電子交換機而又需要大量切換時，則採用具有T-S-T三級切換的時分切換的方法，即用多個分散提供的相應處理器來分別控制多個分散提供的第一T級和第三T級，而用單個處理器來控制第二S級。
這種電子交換機系統是由日本專利公開號昭和61-58397「時分通訊控制裝置」所公開。並在該文獻的
圖10中公開了常規的時分切換結構。
參閱圖10，常規的T-S-T三級時分切換系統包括第一開關11、12到1n，第二開關21、22到2n，第三開關31、32到3n，處理器41、42到4n用以控制第一和第三開關，一個處理器40用以控制第二開關21、22到2n，一條處理器間總線60用以互相聯接處理器40、41、42到4n，輸出通路71、72到7n用於分別聯接第一開關11、12到1n和第二開關21、22到2n，輸出通路81、82到8n用於分別聯接第二開關21、22到2n與第三開關31、32到3n，以及一個存儲器90用以存儲各個第二開關21、22到2n的閒時時隙信息，以便由處理器40以此對第二開關21、22到2n進行控制。
為了實現由處理器42控制下的終端102切換到由處理器41控制下的終端101，必須從終端102通過第一開關12，第二開關21和第三開關31到達終端101聯接成一個通路。為了使第二開關能換接各輸出通路又必須使第一開關輸出側的時隙和第三開關輸入側的時隙相重合。
於是在該聯接輸入側上的處理器42要求處理器40將閒時時隙通過處理器間的總線60聯接到第三開關31寄存終端101上。處理器40將用於聯接的第一開關12的輸出通路72的閒時時隙和第二開關21的輸出通路81的閒時時隙進行比較，並且選擇都是「零」的時隙實現相應通路的聯接。處理器40通知處理器42所選時隙數「m」。處理器42將終端101中的時隙和在第一開關12中「m」數的時隙互相聯接在一起。處理器42要求處理器41將時隙「m」通過處理器之間的總線60聯接到終端101上。處理器41將終端102中的時隙和在第三開關31中的時隙「m」互相聯接在一起。其結果即完成了終端101與終端102的聯接。
然而在上述常規的高速通路開關切換控制方法中，只有一單一處理器控制高速通路。因此，一旦該處理器出現故障，即使在處理器控制T級時不出故障，也會使整個系統停止切換運作。
上述出版物中雖然已公開了一種包含有多個分散提供時分開關的、結構繁雜的電子交換機系統，從而當有故障出現在控制部分時也能消除全電子交換系統由此而發生的癱煥。但是由於電子交換機中的累贅結構增加，所以該發明並不適用於諸如T-S-T式結構的大型電子交換系統。
為了解決上述問題，本發明的一個目的是要提供一種適用於分散控制的極為可靠的高速通路切換控制系統和控制方法，而在T-S-T三級時分切換系統中不採用普通的控制部分。
本發明的另一個目的是在上述目的之外，再提供一種高速通路控制系統和控制方法以適用於如T-S-T結構的大型切換系統但又不需累贅的電路結構。
根據本發明的一個方面，一種多處理器型電子交換系統中用T-S-T三級切換來控制時分多路通信高速切換的高速通路控制系統包括多組時分切換方法的第一開關、高速通路切換方法的第二開關、時分切換方法的第三開關，和用於控制各開關的控制裝置；用於互聯各組控制裝置的互聯裝置；
用於將各組中的第一開關聯接到各組中第二開關上去的第一輸出高速通路；用於將各組中的第二開關分別聯到第三開關的第二輸出高速通路。
兩個控制裝置用於通過互聯裝置共同聯接以獲取閒時時隙上的信息，並決定用於聯接的時隙，從而控制所需開關之間的聯接。
在優選結構中，高速通路控制系統中還包括專用於將控制裝置聯接到各組中第二開關中去的聯接裝置。
在優選結構中，各組還包括用於在各開關中存儲用時時隙信息的存儲裝置和用於參考存儲在存儲裝置中信息以決定聯接用時隙的控制裝置。
在另一優選裝置中，各組還包括用於在多開關中存儲閒時時隙信息的存儲裝置，和控制裝置，該裝置用於將存儲在存儲裝置自身中的信息和存儲在與之相聯接的存儲裝置中的信息進行比較，從而來檢測閒時時隙是否重合，以便以此限定用於聯接的時隙。
根據本發明的另一方面是一種利用控制裝置時分多路通信高速切換控制的高速切換控制方法，其中的控制裝置分別是採用時分切換方法的第一開關、採用高速切換方法的第二開關和採用時分切換方法的第三開關，從而形成多處理器型電子交換機系統中的T-S-T三級開關，該方法包括當將第一開關聯接到第三開關時，檢驗第一開關和第三開關的閒時時隙，以便決定本次聯接所採用的時隙的步驟；在已經決定了聯接所用的時隙的時刻，將相應於第三開關的第一開關和第二開關之間的輸出高速通路，與第二開關和相應的第三開關之間的輸出高速通路聯接起來的步驟。
在優選的結構中，時隙決定步驟還包括將第一開關的閒時時隙信息傳送給控制第三開關的控制裝置的步驟；和當接收到第一開關的閒時時隙信息後，將所接收到信息和第三開關的閒時時隙信息進行比較，並將重合的閒時時隙作為聯接所用的時隙的步驟；以及將所決定的聯接用時隙通知控制第一開關的控制裝置的步驟。
本發明的其他目的、特點和優點可由下述的詳細說明中得以闡明。
本發明將通過下述的詳細說明和本發明的優選實施例的附圖而得到充分的理解，當然，這僅僅是為了闡明和理解而已，但本發明決不能受此所限。
附圖為圖1是表明根據本發明一個實施例的高速通路切換控制系統結構的方框圖；圖2是表明時分切換的結構的方框圖；圖3是表明時分切換操作的時序流程圖；圖4是表明空分切換結構的方框圖；圖5是表明空分切換操作下的時序流程圖；圖6是用於描述閒時時隙信息的示意圖；圖7是用於描述一具體閒時時隙信息的實施例的示意圖；圖8是用於描述另一具體閒時時隙信息實施例的示意圖；圖9是用於描述將圖7和圖8中的閒時時隙信息進行比較結果的示意圖；圖10是表明常規高速通道切換控制系統結構的方框圖。
本發明的優選實施例將在下面結合附圖予以詳細討論。在下列描述中，數字標號僅僅是為了理解本發明而予以設置的。顯然本領域技術人員應該明白，即使沒有這些標號，本發明仍得以實施。此外，為了簡化本發明的討論，凡公知電路結構不予詳細闡明。
圖1是表明根據本發明的一個實施例的高速通路切換控制系統結構的電路方框圖，參考圖1，根據實施例的T-S-T三級時分切換系統包括第一開關11、12到1n；第二開關21、22到2n，第三開關31、32到3n；處理器41，42到4n，其提供給各個開關用於控制各個相應的開關；一條聯接各處理器41、42到4n之間的總線60，輸出高速通路71、72到7n，用於將多個第一開關11、12到1n聯接到所有的第二開關21、22到2n；輸出高速通路81、82到8n，用於將多個第二開關21、22到2n聯接到相應的第三開關31、32到3n，和存儲器91、92到9n，可受制於處理器41、42到4n而控制開關。圖1僅表明了本實施例的特徵部件結構，其他常見部件已予省略。
在該實施例中，各處理器41、42到4n通過I／O總線51、52到5n聯到相應的第二開關21、22到2n上。存儲器91、92到9n則將各對第一開關11，12到1n和相應的第三開關31，32到3n中的閒時時隙信息存儲起來。處理器41、42到4n中的兩個處理器是與切換聯接有關的(例如，處理器41，42)以通過將存儲在相應存儲器91和92中的閒時時隙信息作比較而決定用於聯接的時隙，從而完成聯接到某個用於聯接的第二開關的控制。在圖1中，雖然對存儲器91，92到9n和處理器41，42到4n進行了獨立的描述，但是處理器41、42到4n可以將各存儲器用作內部存儲器。
每個處理器41，42到4n是受電腦程式所控制，以便完成上述的聯接控制和操作控制。電腦程式是存儲在常用的存儲介質上，例如，磁碟、光碟、半導體存儲器或類似物上，並放入存儲器91、92到9n中或別的未予表明的存儲器中，用以控制每個處理器41、42到4n。
第一開關11、12到1n和第三開關31、32到3n是時分開關。其結構和運作可以用實例加以描述，比如，第一開關11、12到1n和第三開關31、32到3n都是2048多通道時分開關。
圖2是表示了用於第一開關11，12到1n和用於第三開關31，32到3n中的時分開關的方框圖，表示在圖2中的時分開關包括一個訊道存儲器200、一控制存儲器201、一延時電路202，和選擇電路203和204。
訊道存儲器200是一個在其中可以將用於實現時分切換的PCM信號作暫時存儲的存儲器，而其輸入數據211和輸出數據212是時分的，而且又是將信號分成多路的。當時分切換是用作第一開關時，輸入數據211是作為時分多路輸入從終端上接收出來，而輸出數據212則供給與第二開關相聯接的高速通路輸出線上。當時分切換是用作第三開關時，輸入數據211是從第二開關輸出的高速通路上接收下來，而輸出數據212則按時分多路輸出方式供給到終端上去。訊道存儲器200的地址輸入則與選擇電路203相聯接。
選擇電路203則根據來自延時產生電路202中提供的切換信號208，切換來自延時產生電路202中送來的時隙數據信號209和控制存儲器201中輸出數據210，將其中的一個送給訊道存儲器200作為地址輸入。
控制存儲器201接收從控制時分開關處理器中傳輸來的內部時隙數信息205。控制存儲器201的地址輸入則是與選擇電路204相聯接。
選擇電路204則根據來自延時產生電路202提供的切換信號208，對來自控制時分切換處理器的外部時隙信息207和來自延時產生電路202的時隙數信息209進行選擇切換，並將其中的一個送到控制存儲器201作為地址輸入。
延時產生電路202是一種計算器，重複產生由「0」到「2047」連續增加的時隙數信息209。
參考圖3所示的時序流程，可以描述出時分切換的運作情況。切換信號208是一個按時隙數信息209中每一個數值的輸出周期的每半周由「0」到「1」進行變化的信號。在切換信號208為「0」時，選擇電路203輸出一個時隙數信息209給訊道存儲器200作為它的地址訊號，於是，選擇電路204，則提供一個外部時隙數信息207給控制存儲器201作為它地址信號。
相應於時隙數信息209中所示的每個時隙的PCM信號是附加在訊道存儲器200的輸入數據211上，且PCM信號是被連續寫入訊道存儲器200的相應於時隙數的地址中。
同時，控制時分切換處理器設定內部時隙數信息205和與聯接有關的外部時隙數信息207，而且用寫入信號206將此寫入控制存儲器201中，其結果是，內部時隙數寫入控制存儲器201的與外部時隙數相應的地址中去。
在切換信號208處在「1」時，選擇電路203將控制存儲器201的輸出提供給訊道存儲器200作為其地址信號；選擇電路204將時隙數信息209提供給控制存儲器201作為其地址信號。於是，存儲在控制存儲器201的相應地址中的內部時隙數信息即被從中讀出，並提供給訊道存儲器200作為它的地址信號，並在外部時隙時，最終將內部時隙的PCM數據讀出。
上述的即是時分切換的運作情況，雖然上述的描述是以2048道多路通道作為時分切換的一個實例，但不容置疑，即使是任何數的多路通道也同樣可以完成時分切換的運作。
第二開關21、22到2n時分多路型中的空分切換，其電路結構和空分切換的運作現描述如下。
圖4是用在第二開關21、22到2n中的空分切換的電路結構的方框圖。在圖4的空分開關中包括一選擇電路300、一控制存儲器301、一延時產生電路302和一選擇電路303。
選擇電路300是一個用於完成空分切換的選擇電路，它將由n數輸入高速通路中接收到的信號311到31n提供給輸出高速通路320上去。選擇電路300將所接收的控制存儲器301的輸出數據作為其選擇信號。
控制存儲器301接收由控制空分切換處理器送來的輸入高速通路數信息304，而控制存儲器301的地址輸入則聯接到選擇電路203上。
選擇電路303，根據來自延時產生電路302的切換信號307，選擇切換來自控制空分切換處理器的聯接時隙數信息306，和來自延時產生電路302的時隙數信息308，將其中的一個信息送給控制存儲器301的地址輸入中去。
延時產生電路302是一種計數器，和圖2中的延時產生電路202相類似，重複產生連續增加的由「0」到「2047」的時隙數信息209。
現在參考圖5所示的時序流程，對空分切換的運作描述如下，在切換信號307為「0」時，選擇電路303將聯接時隙數信息306送到控制存儲器301中作為其地址信號，以便將聯接內部高速通路數信息304寫入其中，在切換信號307為「1」時，選擇電路303將時隙數信息308供給控制存儲器301作為其地址信號，於是，存儲在控制存儲器301中的相應於時隙數的地址中的內部高速通路信息，即從中讀出到選擇電路300中去。
在上述運作中，輸入高速通路的PCM信號即在相應於相關時隙時，即從輸入高速通路311到31n上被送到輸出高速通路320上，上述的運作即為高速通路切換運作。
總線60是被用作處理器41、42到4n之間信息傳輸母線。它可由多種常規的裝置來進行聯接，雖然，這可以用常規的如Eiher Net，Token Ring等LAN來聯接，但任何可以在各個處理器之間作數據交流的裝置都可被採用。
相應於處理器41、42到4n的存儲器91、92到9n將對應於第一開關11、12到1n和第三開關31、32到3n的閒時時隙信息存儲起來。圖6表示了時隙信息的一個實例。在該實例中，如果空載時，每一位上都是個數「0」，且一旦佔位(即被接入另一開關時)，即變成「1」，則因時分切換是2048個通道，所以有256個數被存入，在此實例中，雖然是空位時為「0」，佔位時為「1」，但可作相反設定。
就按這個實例，對實施例具體運作即從處理器42控制下的終端102如何切換到處理器41控制下的終端101的情況描述如下。在這種聯接中必須建立起一條由終端102經過第一開關12、第二開關21和第三開關31到達終端101的通路，為了使第二開關轉到高速通路上，就必須使第一開關輸出側的時隙和第三開關輸入側的時隙重合。
該聯接輸入側的處理器42通過總線60將它自己控制下的第一開關12的閒時時隙信息112(參見圖7)通知給處理器41。處理器41將所收到的閒時時隙信息112和在它自己控制下的第三開關的閒時時隙信息131(見圖8)進行比較。
為了在對時隙信息112和時隙信息131之間的比較中找到都為空的時隙，算出一位上兩個的「或」邏輯，並選出兩者的值均為「0」的每一個時隙「m」。時隙信息112中和時隙信息131中的「或」邏輯的結果即表示在圖9中。每一位上的「或」邏輯亦可由處理器的「或」邏輯指示來完成，或者它亦可由提供另一可獲取「或」邏輯的硬體來完成，在本實施例中，數字「0」是用以表示時隙為空狀態。然而，不用多說，當用數字「1」來表示時隙為空的狀態時，則時隙信息112和時隙信息131都將不是「或」邏輯而是「與」邏輯。
處理器41將通過對時隙信息112和時隙信息131經由總線60進行比較後所選出的每個空狀態的時隙「m」的結果通知給處理器42。在第三開關31中，終端102中的時隙被聯接到時隙「m」中而每個存儲器91中時隙信息131的相應位都沒定為「1」。
處理器42在接到處理器41送來的通知後，將終端101的時隙聯接到第一開關12中的時隙「m」上，並將每個在存儲器92中的時隙信息112中的相應位都設定為「1」。
然後，處理器41通過I／O母線51控制第二開關21並將第一開關12的輸出高速通路72聯接到第二開關21的輸出高速通路81上。由此而完成從終端101到終端102的聯接。
如上所述，根據本發明的高速通路切換控制系統和控制方法，由於在T-S-T三級時分切換系統中處理器被同時提供給第一開關和第三開關，從而可以控制各自的開關，而且處理器還具有控制第二開關的功能，所以就不再需要用任何一個用於統一控制第二開關的處理器，而即可控制T-S-T三級時分切換。因此，即使有一個控制第二開關的處理器產生故障，仍可避免整個系統退出切換運行，從而實現了適用於分散控制運作的極為可靠的高速通路切換控制。
本發明還取消了統一控制的結構，從而簡化了電路，所以特別適用於例如了S-T結構這類大規模的切換系統中。
雖然本發明已經通過實施例被闡明和描述了，但本領域技術人員應該理解可以進行多種變化，或增加、或減小，而並不因此背離本發明的精神和範疇。因此本發明決不僅僅受上述特殊實施例的限制，而還能包括所有多種可能的與所附權利要求書所述特徵等同和包容的範圍中的各個實施例。
權利要求
1.一種多處理器型電子交換系統中，用T-S-T三級切換來控制時分多路通信高速切換的高速通路切換控制系統其特徵在於，包括-多組時分切換方法的第一開關(11-1n)，高速通路切換方法的第二開關(21-2n)，時分切換方法的第三開關(31-3n)，和用於控制各開關的控制裝置(41-4n)；-用於互聯多組控制裝置(41-4n)的互聯裝置(60)；-用於將各組中第一開關(11-1n)聯接到各組中第二開關(21-2n)中去的第一輸出高速通路(71-7n)；-用於將各組中所說的第二開關(21-2n)分別聯接到所說的第三開關(31-3n)上去的第二輸出高速通路(81-8n)；-兩個所說的控制裝置(41-4n)用以通過所說的互聯裝置(60)共同獲取交互切換的閒時時隙信息，並決定用於聯接的時隙，從而控制所需開關之間的聯接。
2.一種如權利要求1中所說的高速通路控制系統，其特徵在於，還包括專用於將所說的控制裝置(41-4n)聯接到各組中所說的第二開關(21-2n)上去的聯接裝置(51-5n)。
3.一種如權利要求1中所說的高速通路控制系統，其特徵在於，其中所說的多組還包括用於在所說各開關中存儲閒時時隙信息的存儲裝置(91-9n)，和用於參考存儲在所說存儲裝置(91-9n)中的信息以決定聯接用時隙的控制裝置(41-4n)。
4.一種如權利要求1中所說的高速通路控制系統，其特徵在於，其中所說的各組還包括用於在所說的各開關中存儲閒時時隙信息的存儲裝置(91-9n)，和控制裝置(41-4n)，該裝置用於將存儲在所說存儲裝置(91-9n)自身中的信息和存儲在與所說的存儲裝置(91-9n)相聯接的存儲裝置中的信息進行比較，從而來檢測閒時時隙是否重合，以便以此限定用於聯接的時隙。
5.一種利用控制裝置(41-4n)進行時分多路高速通路切換的高速通路切換的控制方法，其中的控制裝置(41-4n)分別是採用時分切換方法的第一開關(11-1n)，採用高速通路切換方法的第二開關(21-2n)，採用時分切換方法的第三開關(31-3n)，從而形成多處理器型電子交換系統中的T-S-T三級切換，該方法的特徵在於包括下列步驟-當將所說的第一開關(11-1n)聯接到所說的第三開關(31-3n)時，檢驗所說第一開關(11-1n)和所說第三開關(31-3n)的閒時時隙，以決定本次聯接所採用的時隙，和-在已經決定了聯接所用時隙的時刻，將相應於第三開關(31-3n)的所說的第一開關(11-1n)和所說的第二開關(21-2n)之間的輸出高速通路與所說的第二開關(21-2n)和所說的相應的第三開關(31-3n)之間的輸出高速通路聯接起來。
6.一種如權利要求5中所說的高速通路切換控制方法，其特徵在於，其中所說的時隙決定步驟還包括下列步驟-將所說的第一開關(11-1n)的閒時時隙信息傳送給控制所說的第三開關(31-3n)的所說的控制裝置(41-4n)；-在接收到所說的第一開關(11-1n)的閒時時隙信息後，將所接收到的信息和所說的第三開關(31-3n)的閒時時隙信息進行比較，並確定將重合的閒時時隙信息作為聯接所用的時隙，以及-將所決定的聯接用時隙通知控制所說的第一開關(11-1n)的控制裝置(41-4n)。
7.一種用能動控制裝置(41-4n)控制時分多路通訊高速通路切換的計算機可讀出存儲器中存儲的電腦程式，該控制裝置(41-4n)相應地提供給用時分切換方法的第一開關(11-1n)，用高速通路切換方法的第二開關(21-2n)和用時分切換方法的第三開關(31-3n)以形成多處理器型電子交換系統中的T-S-T三級切換，該電腦程式的特徵在於包括下列步驟-當將所說的第一開關(11-1n)聯接到第三開(31-3n)時，檢驗所說的第一開關(11-1n)和第三開關(31-3n)的閒時時隙，以決定本次聯接所採用的時隙，和-在已經決定了所用時隙的時刻，將相應於所說第三開關(31-3n)的所說第一開關(11-1n)和所說第二開關(21-2n)間的輸出高速通路與所說的第二開關(21-2n)和所說的相應的第三開關(31-3n)間的輸出高速通路聯接起來。
8.一種如權利要求7中所說的計算機可讀存儲器，其中所說的電腦程式中決定時隙的步驟的特徵中還包括下列步驟-將所說的第一開關(11-1n)的閒時時隙信息傳送到控制所說的第三開關(31-3n)的所說的控制裝置(41-4n)，-在接收到所說的第一開關(11-1n)的閒時時隙信息後，將所接收到的信息和所說的第三開關(31-3n)的閒時時隙信息進行比較，並確定將重合的閒時時隙信息作為聯接所用的時隙，和-將所決定的聯接用時隙通知控制所說的第一開關(11-1n)的所說的控制裝置(41-4n)。
全文摘要
一種多處理器型電子交換機系統中用T－S－T三級切換來控制時分多路通訊高速切換的高速通路切換控制系統,包括多組用時分切換方法的第一開關(11—1n),用高速通路切換方法的第二開關(21—2n),用時分切換方法的第三開關(31—3n)和用於控制各開關的處理器(41—4n),用兩個聯接在一起的處理器(41—4n)共同獲取互聯開關上的閒時時隙信息並決定聯接中所用的時隙,從而控制所需開關的聯接。
文檔編號H04Q11/04GK1204935SQ98102830
公開日1999年1月13日 申請日期1998年7月8日 優先權日1997年7月8日
發明者谷村卓二, 森出廣行 申請人:日本電氣株式會社