一種電流模式邏輯鎖存器的製作方法
2023-11-03 18:03:57 1
專利名稱：一種電流模式邏輯鎖存器的製作方法
技術領域：
本發明屬集成電路設計技術領域，涉及一種可用於構成高速分頻器的CML鎖存器。
背景技術：
傳統靜態CML分頻器廣泛應用於無線通信電路中，如無線接收機中的頻率合成器、時鐘 恢復電路和高速串行接口電路等。其原理簡單，結構易於實現，功耗小且具有不隨工作頻率 變化的特點，工作速度快。
一個靜態CML分頻器由兩個鎖存器級聯構成。其中，兩個鎖存器的性能優劣直接決定了 分頻器的性能好壞。CML鎖存器基於差分結構，如圖2所示，尾電流源2Ibias提供與輸入無關 的電流偏置。左半電路工作時，輸出信號跟隨輸入信號變化，這是利用差分結構中差分輸入 信號相對變化可以控制流過支路電流大小的特性，使輸出端Vout和Voutb處負載電阻Rd的壓 降直接反映輸入信號Vin和Vinb的變化；之後，右半部分鎖存電路工作，利用正反饋結構維 持信號的能力，在周期內特定時間維持信號。整個電路由周期信號ck和ckb控制控制進行狀 態切換，使輸出端不斷跟蹤輸入信號然後鎖存信號，完成鎖存器功能。
輸出端跟隨輸入信號時，左側電路工作，輸入差分對中有一條支路導通，此時其中流過 全部尾電流源電流，對外輸出低電平，另一側輸出高電平。當輸入信號差值由無窮小變化為
無窮大時，反相輸出端由高電平Vdd變化到(Vdd-2IbiasRd)，即電路輸出擺幅為2IbiasRd。
將兩個鎖存器(主從鎖存器)按圖l所示方法級聯，就得到2分頻電路。鎖存器的ck和 ckb端接互補輸入信號in和inb， out2和outb2端為輸出分頻後的互補信號。
為保證電路中所有電晶體工作於正確的狀態下，輸出低電平至少要大於電流源的過驅動 電壓(Vbias-VTiu)， VTiu為Mll管閾值電壓。當然這只是理論最低值，考慮到一定功耗限制下的 電路工作速度以及電晶體尺寸設置問題，傳統靜態CML分頻器的輸出擺幅不宜過大。在保證 高低電平能夠正確識別的基礎上，擺幅一般為電源電壓的20%到40%。然而這樣的輸出擺幅就 決定了傳統靜態CML分頻器不能直接與CMOS電路相連。儘管小擺幅輸出有助於降低功耗，提 高最高工作頻率，但是為了與CMOS電路集成，必須在分頻器後連接電平移位電路，增加了整體電路的複雜度，同時增大電路功耗。
發明內容
針對傳統靜態CML鎖存器輸出擺幅小的問題，本發明提出一種結構簡單、低功耗、近滿
擺幅輸出的CML鎖存器結構。
為此，本發明採用如下的技術方案 一種電流模式邏輯鎖存器，包括 接收時鐘信號的第一和第二兩個NMOS管，兩個管的柵極接到一對互補的時鐘信號，源極
均接地；
接收一對輸入信號並產生一對輸出信號的差分對NMOS管，該兩個NM0S管，兩個源極相連 後接到第一NMOS管的漏極，兩個柵極接入一對互補的輸入信號，從兩個漏極引出一對互補的輸 出信號；
構成鎖存電路的一對NMOS管，該兩個麗0S管，柵極和漏極交叉互連，源極相連後接到第 二NMOS管的漏極，每個管的柵極和漏極分別接到所述的一對互補的輸出信號；
構成負載的一對PMOS管，該兩個PM0S管，柵極均接地，源極均接源電壓，漏極分別與差 分對NM0S管的兩個漏極分別相連。
作為優選實施方式，本發明的鎖存器還包括正反饋交叉耦合對PMOS管，該兩個PM0S管， 柵極和漏極交叉互連，源極均接源電壓，兩個PMOS管的源極與源電壓相連，兩個漏極分別與 所述的構成負載的一對PMOS管的漏極分別相連，有效柵寬與所述的構成負載的一對PMOS管一 致。
作為進一步的優選實施方式，各個麗OS管的柵長為O. 35um，各個PMOS管的柵長為O. 3um ;差分對NMOS管和構成鎖存電路的一對NMOS管的有效柵寬為l. 5ym;接收時鐘信號的第一和 第二兩個NM0S管的有效柵寬的為1.8ym;構成負載的一對PMOS管的有效柵寬為O. 5 y m。
本發明提出了一種新型CML鎖存器結構。相比於傳統靜態CML分頻器，改變鎖存器總體結 構，即去掉尾電流源，同時採用有源負載結構，使得分頻器達到接近滿擺幅輸出，可以和 CMOS電平兼容。採用本電路構成的分頻器在一定工作頻率範圍內，電路功耗沒有顯著變化， 同時分頻器輸出電平與CMOS電平兼容，可直接連接，從而有助於進一步簡化整體電路結構， 縮小晶片面積。
圖l CML鎖存器級聯構成2分頻電路；圖2傳統的CML鎖存器單元；
圖3本發明的近滿擺幅CML鎖存器結構。
具體實施例方式
對於傳統靜態CML分頻器，尾電流源的存在佔用了一個過驅動電壓的電壓空間，這嚴重 限制了電壓下限，導致分頻器輸出擺幅較小。
根據以上情況，對鎖存器單元進行改進，去掉尾電流源，使電路電壓範圍不受尾電流源 工作範圍的限制，禾擁周期通斷的NM0S電晶體控制電路在跟隨與鎖存狀態間切換，這樣降低 了輸出電壓可達到的最低值。另一方面，當電路穩定輸出高低電平時，使高電平一側電晶體 截止，並保證其它導通的電晶體均處於線性工作區，這時，低電平輸出一側的電晶體相當於 電阻，可以用MOS管深線性區等效電阻替代，這個電阻越小，其上分壓越小，電晶體源漏間 的電壓也就越小，從而進一步降低輸出低電壓值。根據以上技術方案，輸出最低電平可達 VddRequ/(Requ+RL)，其中Requ是導通電晶體等效的總電阻，RL為負載等效電阻。鎖存部分電路 仍採用交叉耦合對結構，與傳統形式一致。
下面結合附圖3具體說明這種新型CML鎖存器電路結構。
採用Chartered公司O. 18ymRF CM0S工藝庫3. 3V模型設計。為保證寄生電容最小，所有 電晶體柵長均採用最小值，NMOS管為O. 35咖，PMOS管為O. 3um。
本結構鎖存器不包含尾電流源，直接由互補信號ck和ckb控制M7管和M8管通斷來切換電 路工作狀態，從而增大輸入輸出電壓的使用範圍，不存在保證電晶體處於某一工作區的要求
對於M7、 M8、 M9、 MIO、 M3和M4管，當它們導通時，使之均工作在線性區，這樣減小導 通時漏源間壓降，也即減小等效電阻，上述措施保證電路低電平輸出符合CMOS輸入邏輯電平 要求。
M3和M4管為一般差分對，當輸出跟隨輸入電壓時，由它們控制輸出電壓的變化，M9管和 M10管構成鎖存電路。為保證處於線性區電晶體能夠流過足夠大的電流，保持漏源電壓足夠 小，上述四個管和M7、 M8的寬長比相對較大，各電晶體有效柵寬的具體數值為M3、 M4、 M9 禾口M10為1.5ym; M7禾口M8寬為1. 8 y m。
負載採用柵極接地的PMOS電晶體，即M1和M2管，進一步加快電路下拉速度。調整它們的 寬長比，以增大其在輸出低電平時的分壓，即降低低電平，其有效柵寬設置為0.5um。
最後，為提高工作速度，可以在負載端增加正反饋PM0S交叉耦合對M5和M6管，以加快充放電，它們起輔助作用，有效柵寬設置與M1和M2管一致，為O. 5ym。
通過上述方法可以有效增大輸出擺幅，在功耗幾乎不變的前提下，使之與CMOS邏輯電平 兼容。由該鎖存器構成分頻器電路的最終輸出擺幅為0.3V到3.25V，平均功耗為2. lmW。
權利要求
1.一種電流模式邏輯鎖存器，包括接收時鐘信號的第一和第二兩個NMOS管，兩個管的柵極接到一對互補的時鐘信號，源極均接地；接收一對輸入信號並產生一對輸出信號的差分對NMOS管，該兩個NMOS管，兩個源極相連後接到第一NMOS管的漏極，兩個柵極接入一對互補的輸入信號，從兩個漏極引出一對互補的輸出信號；構成鎖存電路的一對NMOS管，該兩個NMOS管，柵極和漏極交叉互連，源極相連後接到第二NMOS管的漏極，每個管的柵極和漏極分別接到所述的一對互補的輸出信號；構成負載的一對PMOS管，該兩個PMOS管，柵極均接地，源極均接源電壓，漏極分別與差分對NMOS管的兩個漏極分別相連。
2.根據權利要求l所述的電流模式邏輯鎖存器，其特徵在於，所述的 鎖存器還包括正反饋交叉耦合對PMOS管，該兩個PM0S管，柵極和漏極交叉互連，源極均接源 電壓，兩個PMOS管的源極與源電壓相連，兩個漏極分別與所述的構成負載的一對PMOS管的漏 極分別相連，有效柵寬與所述的構成負載的一對PMOS管一致。
3.根據權利要求1或2所述的電流模式邏輯鎖存器，其特徵在於，各 個NMOS管的柵長為O. 35咖，各個PMOS管的柵長為O. 3um。
4.根據權利要求1或2所述的電流模式邏輯鎖存器，其特徵在於，差 分對麗OS管和構成鎖存電路的一對麗OS管的有效柵寬為l. 5 y m。
5.根據權利要求1或2所述的電流模式邏輯鎖存器，其特徵在於，接 收時鐘信號的第一和第二兩個NMOS管的有效柵寬的為l. 8 y m。
6.根據權利要求1至5任意一項所述的電流模式邏輯鎖存器，其特徵 在於，構成負載的一對PMOS管的有效柵寬為O. 5 y m。
全文摘要
本發明屬集成電路設計技術領域，涉及一種電流模式邏輯鎖存器，包括接收時鐘信號的第一和第二兩個NMOS管，兩個管的柵極接到一對互補的時鐘信號，源極均接地；接收一對輸入信號並產生一對輸出信號的差分對NMOS管，該兩個NMOS管，兩個源極相連後接到第一NMOS管的漏極，兩個柵極接入一對互補的輸入信號，從兩個漏極引出一對互補的輸出信號；構成鎖存電路的一對NMOS管，該兩個NMOS管，柵極和漏極交叉互連，源極相連後接到第二NMOS管的漏極，每個管的柵極和漏極分別接到所述的一對互補的輸出信號；構成負載的一對PMOS管，該兩個PMOS管，柵極均接地，源極均接源電壓，漏極分別與差分對NMOS管的兩個漏極分別相連。本發明具有結構簡單、低功耗、能夠近滿擺幅輸出的優點。
文檔編號H03K21/00GK101640531SQ20091030587
公開日2010年2月3日 申請日期2009年8月21日 優先權日2009年8月21日
發明者為 張, 旭 張, 馬雪坡 申請人:天津大學