多工電路及使用一多工器輸出數據的方法
2024-01-23 03:13:15 1
專利名稱：多工電路及使用一多工器輸出數據的方法
技術領域：
本發明是有關於一種多工電路(multiplexing circuit)。
背景技術：
許多內存設計(memory design)通常使用一種列多工(Column Multiplexing)結構以達成一緊密區域。然而，對高速內存設計而言，例如在千兆赫茲((^hz)範圍中，當多工器中對應至N個輸入的N個子電路耦接在一起時，由於重(負)載的關係，在一些方法中， 具有大量的N個輸入的多工器會增加輸出延遲(例如迴轉率(Slew Rate))。在一些情況中，耦接在一起的N個子電路亦會造成高漏電流。
發明內容
本發明的一目的就是在提供一種多工電路以提供較快速的輸出迴轉速率。本發明的另一目的就是在提供一種使用一多工器輸出數據的方法以減少漏電流。因此，本發明的一方面是在提供一種多工電路，此多工電路包含多個第一電路和耦接至這些第一電路的輸出的第二電路。這些第一電路的一第一電路包含皆耦接至第二電路的第一子電路和第二子電路，且配置此第一電路，以接收第一數據線做為第一輸入和時脈信號做為第二輸入，此第一電路並提供輸出信號至第一電路輸出。在選擇使用第一電路後，基於第一數據線的第一數據邏輯準位，來配置時脈信號、第一電路的第一子電路與第二電路，以提供第一輸出邏輯準位至輸出信號；而基於第一數據線的第二數據邏輯準位，來配置第二子電路，以提供第二輸出邏輯準位至輸出信號。此第一數據邏輯準位是不同於第二數據邏輯準位且第一輸出邏輯準位是不同於第二數據輸出準位。依據本發明一實施例，其中第二子電路是PMOS電晶體，PMOS電晶體具有耦接至第一數據線的柵極、耦接至第一電路輸出的漏極、和耦接至電壓供應節點的源極。依據本發明又一實施例，其中該第二電路包含第一NMOS電晶體，此第一NMOS電晶體包含耦接至第一電路輸出的漏極和耦接至第一子電路的源極。而其中第一子電路包含第二 NMOS電晶體和第三NMOS電晶體，第二 NMOS電晶體的柵極是耦合至時脈信號，第二 NMOS 電晶體的漏極是耦合至第一 NMOS電晶體的源極，且第二 NMOS電晶體的源極是耦合至第三 NMOS電晶體的漏極。依據本發明又一實施例，其中第一數據邏輯準位和第二數據邏輯準位是分別基於內存單元(memory cell)的第一內存邏輯準位和第二內存邏輯準位，內存單元對應至第一數據線。依據本發明又一實施例，其中這些第一電路的每一者對應至內存陣列的各個列。依據本發明又一實施例，其中多工電路耦合至第三電路，配置第三電路以處理第一輸出準位和第二輸出準位，以反映出對應至第一數據線的內存單元的各自的內存邏輯準位。依據本發明又一實施例，其中還包含第三子電路，耦合至時脈信號，且基於時脈信號，配置第三子電路以控制第二子電路。依據本發明又一實施例，其中第三電路包含PMOS電晶體，此PMOS電晶體具有耦合至時脈信號的柵極、耦合至電壓供應節點的源極和耦合至數據線和第二子電路的漏極。本發明的另一方面是在提供一種多工電路，此多工電路包含具有第一 PMOS柵極、 第一 PMOS漏極和第一 PMOS源極的第一 PMOS電晶體；具有第二 PMOS柵極、第二 PMOS漏極和第二 PMOS源極的第二 PMOS電晶體；具有第一 NMOS柵極、第一 NMOS漏極和第一 NMOS源極的第一 NMOS電晶體；具有第二 NMOS柵極、第二 NMOS漏極和第二 NMOS源極的第二 NMOS 電晶體；具有第三NMOS柵極、第三NMOS漏極和第三NMOS源極的第三NMOS電晶體。此第一 PMOS柵極是耦接至第二 PMOS漏極並至第三NMOS柵極，且配置此第一 PMOS柵極，以接收第一數據線。此第一 PMOS源極是耦合至一供應(supply)電壓節點。此第一 PMOS漏極是耦合至第一 NM0s漏極，且配置此第一 PMOS漏極以做為該多工電路的輸出。此第二 NMOS柵極是耦合至第二 PMOS柵極和時脈線。此第三NMOS漏極是耦接至第二 NMOS源極。基於第一數據線的邏輯準位和時脈線的邏輯準位，來配置此多工電路，以提供輸出邏輯準位於輸出。依據本發明一實施例，其中配置該多工電路做為多工器的多個子電路的子電路， 這些子電路的每一者功能類似這些子電路的另一者。依據本發明又一實施例，配置電路做為多工器的這些子電路的子電路。這些子電路的每一者和這些子電路的另一者有相同組件，這些子電路的每一者的每一第一 PMOS漏極是耦合至第一 NMOS漏極，且這些子電路的每一者的每一第二 NMOS漏極是耦合至第一 NMOS源極。依據本發明又一實施例，其中配置數據在線的數據邏輯準位，以對應至內存單元的內存邏輯準位。依據本發明又一實施例，其中該多工電路耦合至第二電路，配置第二電路以處理輸出邏輯準位，以反映對應至第一數據線的內存單元的內存邏輯準位。本發明的又一方面是在提供一種使用一多工器輸出數據的方法，該多工器具有多個子電路，這些子電路的每一個輸出是耦合至第一 NMOS電晶體的漏極。此方法包含選擇這些子電路中的一子電路；改變耦合至此子電路的第一輸入的時脈線的時脈邏輯準位，以開啟第一 NMOS電晶體和第二 NMOS電晶體，其中此第一 NMOS電晶體的源極耦合至第二 NMOS 電晶體的漏極；並基於耦合至子電路的第二輸入的數據線的數據邏輯準位，產生輸出邏輯準位於子電路的輸出。依據本發明一實施例，其中產生輸出準位的步驟包含，當數據線的第一數據邏輯準位開啟PMOS電晶體，產生第一輸出邏輯準位。PMOS電晶體的漏極耦合至輸出，且PMOS電晶體的源極耦合至電壓供應節點。依據本發明又一實施例，其中產生輸出邏輯準位的步驟包含，當數據輸入線的第一數據邏輯準位開啟第三NMOS電晶體，產生第一輸出邏輯準位。第三NMOS電晶體的漏極耦合至第二 NMOS電晶體的源極。依據本發明又一實施例，其中數據線的數據邏輯準位對應至內存單元的內存邏輯準位，內存單元對應至數據輸入線。依據本發明又一實施例，其中還包含處理子電路的輸出的輸出邏輯準位，以揭露 (reveal)內存單元的內存邏輯準位對應至數據線。
依據本發明又一實施例，其中這些子電路的每一者對應至內存陣列的一列。本發明的實施例具有以下所述的優點和/或特色的一者或其組合。由於多工器輸出節點上的重負載減少(例如相較於其它方法)，故增加讀取速度。在一些情況中(例如 當讀取位線上的數據是「低」(Low)的時候)，漏電流亦減少。此多工電路適合用於高速多重列多工內存設計。此外，在一些實施例中，電晶體Mm可賦予其它方法一些優點，其中在這些其它方法中，N個電晶體麗2的漏極是耦合至輸出MUX_Pout，且無電晶體麗1。例如在一些實施例中，輸出MUX_Pout的電容負載包含N個PMOS電晶體MPl的電容值加上一個NMOS電晶體麗1的電容值，相較於N個PMOS電晶體MPl的電容值加上N個匪OS電晶體麗2的電容值。 結果是，輸出MUX_Pout的迴轉速率是較快速的。
本發明的一個以上實施例的細節是列述於以下所附的附圖和說明。其它特徵及優點是顯而易見於說明、附圖和範圍中。圖1是繪示根據本發明的一些實施例的電路的示意圖，其中此電路是繪示連接至內存單元的讀取位線的操作；圖2是繪示根據本發明的一些實施例用於圖1中的電路的N條讀取位線的例示多工電路的示意圖；圖3是繪示根據本發明的一些實施例操作圖2的電路的方法的流程圖。在各種不同的附圖中，相同的參考符號指出相同的組件。主要組件符號說明
100電路200:電路
300操作電路的方法305:步驟
310步驟315:步驟
320步驟325:步驟
Addrs地址CLK:時脈
DCDR列地址解碼器DATA_OUT:輸出INV1反向器1INV2:反向器2
INV3反向器3LTCH閉鎖電路
MC內存單元MNl:電晶體
MN2電晶體MN3:電晶體
MPl 電晶體MP2:電晶體
MUX_Pout輸出MUX_Nout:輸出
Ni電晶體N2:電晶體
NO節點RBL:讀取位線
RBL[N 1]讀取位線[N: 1]RWL讀取字符線
SUB-MUX[1 N]電路VDD:電壓
VSS 電壓XLTCH:互鎖器
具體實施例方式現在使用特定的語言來揭露繪示於附圖中的實施例或其它例子。然而可理解的是，這些實施例和其它例子並不意圖成為限制。在這些揭露的實施例中任何的更動、替代與潤飾，和任何此文件所揭露的原則的進一步應用是被認為是在此技藝中具有通常技術者通常可思及的。參考符號可重複於所有實施例中，但不需要將一實施例的特徵應用至另一實施例中，即使實施例分享相同的參考符號。有些實施例具有以下所述的優點和/或特色的一者或其組合。由於多工器輸出節點上的重負載減少(例如相較於其它方法)，故增加讀取速度。在一些情況中(例如當讀取位線上的數據是「低」(Low)的時候)，漏電流亦減少。此多工電路適合用於高速多重列多工內存設計。例示電路圖1是繪示根據本發明的一些實施例的電路100的示意圖，電路100是繪示連接至一讀取位線RBL(Read Bit Line)的一內存單元MC的操作。在讀取位於內存單元MC中的數據前，預先充電讀取位線RBL至一高邏輯準位(例如一 「高」(High))，且致能讀取字符線RffL (Read Word Line)(例如施加一 「高」)，以開啟電晶體W。接著，偵測讀取位線RBL上的邏輯準位，以指出儲存於內存單元MC中的數據邏輯，此數據邏輯出現於電晶體N2的柵極。在一些實施例中，若內存數據為「低」(Low)，則在讀取時的讀取位線RBL上的數據為「高」；若內存數據為「高」，則在讀取位線RBL上的數據為「低」。例如若內存數據為「低」，則電晶體N2是關閉的，其表現如一開電路，且讀取位線RBL由預先充電準位保持為「高」。然而，若數據為高，一起為開啟的電晶體N2和電晶體 Ni，將讀取位線RBL的邏輯準位拉至電晶體N2的源極，其為接地或低。接著，據此處理(例如反向)讀取位線RBL的邏輯準位，以反映儲存於內存單位MC中的數據。圖2是繪示根據本發明的一些實施例的用於圖1中的電路的N條讀取位線的例示多工電路的示意圖。在一些實施例中，內存陣列(未繪示)具有分別對應至N條讀取位線RBL(例如讀取位線RBL[1:N])的N列，這些N條讀取位線是與內存陣列中的多工器一起使用，如繪示於圖2的電路200中，在圖2中，N個子電路(例如電路SUB-MUX[1:N])形成多工器(例如多工器MUX(未標示))。每一電路SUB-MUX對應至一條讀取位線RBL，因而至內存陣列的一列。多工器MUX —般稱為N-輸入多工器或N-輸入mux。列地址解碼器(column address decoder) DCDR將m個地址解碼至N條線，以選擇特定的電路SUB-MUX。結果是，N = 2m。例如若m = 2則N = 4，其對應至電路SUB-MUX [1]、 SUB-MUX [2], SUB-MUX [3]和SUB-MUX^]。在一些實施例中，m個地址對應至內存陣列中的 N列內存單元。N和m為正整數。使用時脈CLK做為電路SUB-MUX的第一輸入，以控制在輸出MUX_Pout的數據，因而控制在輸出DATA_0UT的數據，其是通過反向器INVl而自輸出MUX_Pout被反向。在一些實施例中，時脈CLK為系統時脈(例如來自使用此內存的系統)。N條讀取位線RBL[1:N]中的每一條讀取位線RBL是做為N個電路SUB_MUX[1:N] 的各自電路SUB-MUX的第二輸入。每一個電路SUB-MUX包含耦合至鎖存器(latch) LTCH的一對數據線(例如輸出)MUX-Pout和MUX-Nout，且每一對數據線MUX-Pout和MUX-Nout分別耦合至電晶體MNl的漏極和源極。當電路SUB-MUX被選擇時，被選擇的電路SUB_MUX的電晶體對麗2和麗3與電晶體麗1 一起做為輸出MUX_Pout的電流路徑。同時，(N-I)個未被選擇的電路SUB_MUX的電晶體麗2和麗3的一者或其組合者是關閉的。結果是，無電流路徑從輸出MUX_Pout通過(N-I)個未被選擇的電路SUB-MUX的電晶體對麗2和麗3，因而在(N-I)個未被選擇的電路SUB-MUX中並無漏電流。此外，在一些實施例中，電晶體Mm可賦予其它方法一些優點，其中在這些其它方法中，N個電晶體MN2的漏極是耦合至輸出MUX_ Pout,且無電晶體麗1。例如在一些實施例中，輸出MUX_Pout的電容負載包含N個PMOS電晶體MPl的電容值加上一個NMOS電晶體麗1的電容值，相較於N個PMOS電晶體MPl的電容值加上N個NMOS電晶體MN2的電容值。結果是，輸出MUX_Pout的迴轉速率是較快速的。當時脈CLK為「低」時，鎖存電路(Latch Circuit) LTCH將MUX_Pout上的數據儲存至節點NO。電晶體麗1是繪示為鎖存電路LTCH的一部分，用以進行說明，但電晶體麗1 可能可位於鎖存電路LTCH的外面及/或為多工器MUX的一部分。在一些實施例中，鎖存電路LTCH是內存陣列的多列的輸出鎖存器。電路200的例示操作為進行說明，根據地址並通過解碼器D⑶R來選擇電路SUB-MUX。又，將讀取位線 RBL對應至有數據待讀取的內存單元，並對應至被選擇的電路SUB-MUX，且此讀取位線為 「高」(例如讀取前的預先充電)。當時脈CLK為「低」時，電晶體麗2的柵極為「低」，且電晶體MN2是關閉的。同時， 電晶體MP2的柵極亦為「低」，且電晶體MP2是開啟的，其造成於電晶體MP2的漏極或電晶體MPl的柵極的「高」。結果是，關閉電晶體MPl而做為開電路(Open Circuit) 0由於電晶體麗2是關閉的，故電晶體麗1無電流路徑至接地，而電晶體麗1亦做為一開電路。由於電晶體MPl和電晶體麗1為開電路，故輸出MUX_Pout仍保持在其本身的邏輯準位，輸出MUX_ Pout是經由互鎖器(Cross Latch)XLTCH的反向器INV3和INV2。換言之，在輸出MUX_Pout 的數據是儲存在節點NO中。在讀取之前，由於讀取位線RBL是被預先充電至「高」，故電晶體MPl的柵極為「高」，且電晶體MPl是關閉的，而做為一開電路。同時，電晶體MN3的柵極亦為「高」，其造成電晶體麗3被開啟。當時脈CLK轉變「高」，電晶體MP2的柵極為「高」，且電晶體MP2關閉。 同時，電晶體麗1和麗2的柵極為「高」，其造成電晶體麗1和麗2開啟，其將節點MUX_Pout 拉至電晶體麗3的源極，其為接地或「低」。結果是，輸出DATA_0UT(通過反向器INV1)為 「高」，其相同於位於讀取位線RBL上的數據。當讀取位線RBL為「低」時(例如被圖1的電晶體m和N2下拉)，電晶體MPl的柵極為「低」，其造成電晶體MPl開啟。結果是，由電晶體MPl的電壓VDD的輸出MUX_Pout 為「高」，而經由反向器INVl的輸出DATA_0UT為「低」，其相同於位於讀取位線RBL上的數據。在一些實施例中，輸出MUX_Pout具有相較於其它方法的小/不重要的電容值(例如=Cpout (未繪示))。結果是，位於輸出MUX_Pout的信號有較快的迴轉速率(相對於當電容值Cpout為「高」時的較低的擺動速率)。此外，當輸出MUX_Pout為「高」，且電晶體麗1、 麗2和麗3為開啟時，電晶體麗1、麗2和麗3快速地將輸出MUX_Pout拉至「低」。例示方法圖3是繪示依據本發明的一些實施例操作電路200的方法300的流程圖。在步驟305中，辨識出/選擇一內存單元，以進行讀取。在步驟310中，預先充電對應至被選擇的內存單元(例如讀取位線RBL[1])的讀取位線至「高」。儲存於內存單元中的數據會影響讀取位線RBL[1]的邏輯準位。在一些實施例中，當數據為「低」時，讀取位線RBL[1]為「高」，而當數據為「高」時，讀取位線RBL[1] 為「低」。在步驟315中，例如基於地址來選擇對應至讀取位線RBL [1]的電路SUB-MUX (例如電路 SUB-MUX [1])。在步驟320中，驅動時脈CLK為「高」，其開啟位於電路SUB_MUX[1]中的電晶體M2 和Ml。基於儲存於內存單元MC中的數據，若讀取位線RBL[1]為「高」，則電晶體麗3被開啟。由於電晶體麗1、麗2和麗3為開啟的，故節點MUX_Pout被拉至電晶體麗3的源極的邏輯準位，其為接地或「低」。結果是，輸出DATA_0UT為「高」，其指出讀取位線RBL[1]的邏輯準位。然而，基於電晶體MPl的電壓VDD，若讀取位線RBL[1]為「低」，則電晶體MPl為開啟的，輸出MUX_Pout為「高」。結果是，輸出DATA_0UT為「低」，其指出讀取位線RBL[1]的邏輯準位。在步驟325中，處理輸出DATA_0UT的數據，以指出儲存於內存單元MC中的數據。 在一些實施例中，當數據為「低」時，讀取位線RBL[1]為「低」，因而輸出DATA_0UT為「高」。 輸出DATA_0UT是被反向至「低」，以指出被儲存的數據。然而，當此內存數據為「高」時，讀取位線RBL[1]為「高」，因而輸出DATA_0UT為「低」。輸出DATA_0UT亦被反向至「高」，以指出被儲存的數據。在圖3中，讀取位線RBL[1]和對應的電路SUB_MUX[1]是被用以進行說明。如此領域的一般技術人員可認知的是，可使用相同方式來操作其它讀取位線與對應的電路 SUB-MUX。許多實施例已被描述。然而，可理解的是，此處可作各種的更動、替代與潤飾，而不
9會脫離本發明的精神和範圍。例如不同的電晶體是被繪示為特定的摻質型態(例如NM0S 和PM0S)用以說明目的，本發明的實施例不受限於特定的摻質型態，只是，不同摻質型態的選擇的特定的電晶體是在許多實施例的範圍內。使用於上述說明的各種信號的邏輯準位 (例如「低」或「高」)是亦用以說明目的，當信號被致能以及/或停用時，不同的實施例未受限於特定準位，但是，然而選擇此一準位為設計選擇的課題。其它執行電晶體功能的電路系統(例如電晶體麗1和MPl)，電晶體群組(例如電晶體麗1、麗2和麗3)是在許多實施例的範圍內。 以上的方法繪示了例示步驟，但是它們不需要依照繪示依序執行。依據本發明的實施例的精神和範圍步驟可被適當地增加、取代、更改次序和/或取消。
權利要求
1.一種多工電路，其特徵在於，包含多個第一電路；以及一第二電路，耦接至該些第一電路的多個輸出；其中該些第一電路的一第一電路包含皆耦接至該第二電路的一第一子電路和一第二子電路，該第一電路是配置以接收一第一數據線為一第一輸入、和一時脈信號為一第二輸入，並提供一輸出信號至一第一電路輸出；在選擇使用該第一電路後，該時脈信號、該第一子電路和該第二電路是配置以基於該第一數據線的一第一數據邏輯準位，來提供一第一輸出邏輯準位至該輸出信號；或該第二子電路是配置以基於該第一數據輸入線的第二數據邏輯準位，來提供一第二輸出邏輯準位至該輸出信號；以及該第一數據邏輯準位是不同於該第二數據邏輯準位，且該第一輸出邏輯準位是不同於該第二輸出邏輯準位。
2.根據權利要求1所述的多工電路，其特徵在於，該第二子電路是一PMOS電晶體，該 PMOS電晶體具有耦合至該第一數據線的一柵極、耦合至該第一電路輸出的一漏極、和耦合至一電壓供應節點的一源極。
3.根據權利要求1所述的多工電路，其特徵在於，該第二電路包含一第一NMOS電晶體，該第一 NMOS電晶體包含耦合至該第一電路輸出的一漏極和耦合至該第一子電路的一源極；以及其中該第一子電路包含一第二NMOS電晶體和一第三NMOS電晶體；該第二NMOS電晶體的一柵極是耦合至該時脈信號；該第二 NMOS電晶體的一漏極是耦合至該第一 NMOS電晶體的一源極；且該第二 NMOS電晶體的一源極是耦合至該第三NMOS電晶體的一漏極。
4.根據權利要求1所述的多工電路，其特徵在於，該第一數據邏輯準位和該第二數據邏輯準位是分別基於一內存單元的一第一內存邏輯準位和一第二內存邏輯準位，該內存單元對應至該第一數據線。
5.根據權利要求1所述的多工電路，其特徵在於，該些第一電路的每一者對應至一內存陣列的各個列。
6.根據權利要求1所述的多工電路，其特徵在於，該多工電路耦合至一第三電路，配置該第三電路以處理該第一輸出準位和該第二輸出準位，以反映出對應至該第一數據線的一內存單元的各自的內存邏輯準位。
7.根據權利要求1所述的多工電路，其特徵在於，還包含一第三子電路，耦合至該時脈信號，且基於該時脈信號，配置該第三子電路以控制該第二子電路。
8.根據權利要求7所述的多工電路，其特徵在於，該第三電路包含一PMOS電晶體，該 PMOS電晶體具有耦合至該時脈信號的一柵極、耦合至一電壓供應節點的一源極和耦合至該數據線和該第二子電路的一漏極。
9.一種多工電路，其特徵在於，包含一第一 PMOS電晶體，具有一第一 PMOS柵極、一第一 PMOS漏極和一第一 PMOS源極；一第二 PMOS電晶體，具有一第二 PMOS柵極、一第二 PMOS漏極和一第二 PMOS源極；一第一 NMOS電晶體，具有一第一 NMOS柵極、一第一 NMOS漏極和一第一 NMOS源極； 一第二 NMOS電晶體，具有一第二 NMOS柵極、一第二 NMOS漏極和一第二 NMOS源極； 一第三NMOS電晶體，具有一第三NMOS柵極、一第三NMOS漏極和一第三NMOS源極； 其中該第一 PMOS柵極是耦合至該第二 PMOS漏極和至該第三NMOS柵極，且配置該第一 PMOS 柵極，以接收一第一數據輸入線；該第一 PMOS源極是耦合至一供應電壓節點；該第一 PMOS漏極是耦合至該第一 NMOS漏極，且配置該第一 PMOS漏極，以做為該多工電路的一輸出；該第二 NMOS柵極是耦合至該第二 PMOS柵極和至一時脈線； 該第二 NMOS漏極是耦合至該第一 NMOS源極； 該第三NMOS漏極是耦合至該第二 NMOS源極；以及基於該第一數據線和該時脈線的一數據邏輯準位，配置該多工電路以提供該輸出的一輸出邏輯準位。
10.根據權利要求9所述的多工電路，其特徵在於，配置該多工電路做為一多工器的多個子電路的一子電路，該些子電路的每一者和該些子電路的另一者有相同組件，該些子電路的每一者的每一第一 PMOS漏極是耦合至該第一 NMOS漏極，且該些子電路的每一者的每一第二 NMOS漏極是耦合至該第一 NMOS源極。
11.根據權利要求9所述的多工電路，其特徵在於，該多工電路耦合至一第二電路，配置該第二電路以處理該輸出邏輯準位，以反映對應至該第一數據線的一內存單元的一內存邏輯準位。
12.一種使用一多工器輸出數據的方法，其特徵在於，該多工器具有多個子電路，該些子電路的每一輸出耦合至一第一 NMOS電晶體的一漏極，該方法包含選擇該些子電路的一子電路；更改一時脈線的一時脈邏輯準位，該時脈線耦合至該子電路的一第一輸入，以開啟該第一 NMOS電晶體和一第二 NMOS電晶體，其中該第一 NMOS電晶體的一源極耦合至該第二 NMOS電晶體的一漏極；以及基於一數據線的一數據邏輯準位，產生一輸出邏輯準位於該子電路的一輸出，該數據線耦合至該子電路的一第二輸入。
13.根據權利要求12所述的使用一多工器輸出數據的方法，其特徵在於，產生該輸出準位的該步驟包含當該數據線的一第一數據邏輯準位開啟一 PMOS電晶體，產生一第一輸出邏輯準位； 該PMOS電晶體的一漏極耦合至該輸出，且該PMOS電晶體的一源極耦合至一電壓供應節點。
14.根據權利要求12所述的使用一多工器輸出數據的方法，其特徵在於，產生該輸出邏輯準位的該步驟包含產生一第一輸出邏輯準位，當該數據輸入線的一第一數據邏輯準位開啟一第三NMOS 電晶體；該第三NMOS電晶體的一漏極耦合至該第二 NMOS電晶體的一源極。
全文摘要
本發明涉及一種多工電路及使用一多工器輸出數據的方法，所述多工電路包含多個第一電路和耦接至這些第一電路的輸出的第二電路。配置這些第一電路的一第一電路，以接收第一數據線(data line)做為第一輸入，和時脈信號做為第二輸入，並提供輸出信號至第一電路輸出。在選擇使用第一電路後，基於第一數據線的第一數據邏輯準位，來配置時脈信號、耦接至第二電路的第一電路的第一子電路、和第二電路，以提供第一輸出邏輯準位至輸出信號；並基於第一數據線的第二數據邏輯準位，來配置耦接至第一電路輸出的第一電路的第二子電路，以提供第二輸出邏輯準位至輸出信號。
文檔編號G11C7/12GK102456387SQ20111017498
公開日2012年5月16日 申請日期2011年6月22日 優先權日2010年10月15日
發明者羅彬豪, 蘇建國, 謝豪泰, 陳彝梓 申請人:臺灣積體電路製造股份有限公司