改善SiGeCMOS工藝中PMOS器件的電學性能的方法
2024-01-27 20:31:15
改善SiGe CMOS工藝中PMOS器件的電學性能的方法
【專利摘要】一種改善SiGe CMOS工藝中PMOS器件的電學性能的方法，包括：在襯底中形成淺溝槽隔離；對襯底進行阱注入以在襯底中形成N型阱或P型阱；在襯底上製作柵極氧化層，並在柵極氧化層上澱積柵極多晶矽，並進行柵極多晶矽的光刻，從而形成柵極結構；通過原子澱積生成的二氧化矽保護層；對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結構；製作用於PMOS的第一柵極側牆；進行PMOS輕摻雜注入以形成PMOS器件漏輕摻雜結構；執行SMT預處理並隨後執行鍺矽外延生長工藝；製作第二柵極側牆；對矽進行NMOS輕摻雜注入以形成NMOS器件漏輕摻雜結構；進行源漏注入並進行熱處理形成源漏極。
【專利說明】改善SiGe CMOS工藝中PMOS器件的電學性能的方法
【技術領域】
[0001]本發明涉及深亞微米CMOS半導體高性能工藝製程的優化設計，特別涉及如何優化設計SMT (Stress Memorizat1n Technology,應力記憶技術)工藝集成，使得SMT應力不會作用於SiGe，減少SiGe錯位的產生，提升鍺矽對器件溝道載流子遷移率的應力影響，提高PM0S器件的電學性能。
【背景技術】
[0002]隨著超大規模集成電路技術的迅速發展，M0SFET器件的尺寸在不斷減小，通常包括M0SFET器件溝道長度的減小，柵氧化層厚度的減薄等以獲得更快的器件速度。但是隨著超大規模集成電路技術發展至超深亞微米級時，特別是90納米及以下技術節點時，減小溝道長度會帶來一系列問題，為了控制短溝道效應，會在溝道中摻以較高濃度的雜質，這會降低載流子的遷移率，從而導致器件性能下降，單純的器件尺寸減小很難滿足大規模集成電路技術的發展。因此，應力工程的廣泛研究用來提高載流子的遷移率，從而達到更快的器件速度，並滿足摩爾定律的規律。
[0003]上世紀80年代到90年代，學術界就已經開始基於矽基襯底實現異質結構研究，直到本世紀初才實現商業應用。其中有兩種代表性的應力應用，一種是由IBM提出的雙軸應力技術(Biaxial Technique);另一種是由Intel提出的單軸應力技術(UniaxialTechnique),即 SMT (Stress Memorizat1n Technology)對 NM0SFET 的溝道施加張應力提高電子的遷移率，選擇性(或嵌入)外延生長鍺矽SiGe對PM0SFET溝道施加壓應力提高空穴的遷移率，從而提高器件的性能。
[0004]目前，對於鍺矽外延生長工藝的研究主要集中於如何提高鍺矽中鍺的濃度，鍺的濃度越高，晶格失配越大，產生的應力越大，對載流子遷移率的提高越顯著；另外，鍺矽的形狀，從U-型發展到Σ -型，Σ -型的鍺矽更加接近多晶矽的邊緣，即靠近器件溝道，應力越直接作用於器件溝道的載流子，對器件性能的提升明顯。但是，鍺矽工藝過程中，由於外延工藝本身，或者後續的工藝(比如說高濃度離子注入、SMT熱處理等)都會使得鍺矽性成錯位缺陷，造成鍺矽應力的釋放、減弱，削弱了應力對器件溝道載流子的影響，PM0S器件性能退化。
[0005]在傳統高性能鍺矽CMOS工藝中，鍺矽對PM0S施加壓應力，而SMT對NM0S施加張應力，提高了器件的電學性能。高性能鍺矽CMOS工藝開發過程中我們發現，傳統工藝中的SMT技術是在源漏離子注入之後，在N/PM0S上整體沉積一層張應力的氮化矽層，然後通過熱處理使得張應力施加於器件的溝道。對於NM0S，SMT張應力有利於電子遷移率的提升，但對於PM0S，尤其對於鍺矽，受到SMT的張應力，同時其本身會產生往溝道方向的壓應力，兩者應力的作用，使得鍺矽出現錯位缺陷，造成鍺矽應力的釋放、減弱，削弱了應力對器件溝道載流子的影響，PM0S器件性能退化。在鍺矽外延生長後的TEM照片顯示外延工藝本身並不會產生錯位缺陷，而在器件製作完成後TEM顯示嚴重的錯位缺陷。
【發明內容】
[0006]本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠改善SiGe CMOS工藝中PM0S器件的電學性能的方法。
[0007]為了實現上述技術目的，根據本發明，提供了一種改善SiGe CMOS工藝中PM0S器件的電學性能的方法，其特徵在於包括依次執行下述步驟:
[0008]第一步驟:在襯底中形成淺溝槽隔離；
[0009]第二步驟:對襯底進行阱注入以在襯底中形成N型阱或P型阱；
[0010]第三步驟:在襯底上製作柵極氧化層，並在柵極氧化層上澱積柵極多晶矽，並進行柵極多晶矽的光刻，從而形成柵極結構；
[0011]第四步驟:通過原子澱積在襯底表面生成二氧化矽保護層；
[0012]第五步驟:對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結構；
[0013]第六步驟:製作用於PM0S的第一柵極側牆；
[0014]第七步驟:進行PM0S輕摻雜注入以形成PM0S器件漏輕摻雜結構；
[0015]第八步驟:執行SMT預處理並隨後執行鍺矽外延生長工藝；
[0016]第九步驟:製作第二柵極側牆；
[0017]第十步驟:對矽進行NM0S輕摻雜注入以形成NM0S器件漏輕摻雜結構；
[0018]第十一步驟:進行源漏注入並進行熱處理形成源漏極。
[0019]優選地，第八步驟包括:首先進行SMT光刻；隨後執行NM0S低溫碳離子注入以形成非晶態；隨後進行鍺矽生長阻擋氮化矽層沉積，所述鍺矽生長阻擋氮化矽層為SMT張應力氮化矽層；然後進行鍺矽工藝處理。
[0020]優選地，鍺矽工藝處理包括:進行光刻以使得PM0S區域暴露出來，進行矽凹陷刻蝕以去除PM0S區域的氮化矽層，然後進行熱處理以使得SMT應力施加於NM0S區域，並隨後執行鍺矽外延生長。
[0021]優選地，在第七步驟中，在PM0S輕摻雜注入之後不進行退火處理。
[0022]優選地，所述改善SiGe CMOS工藝中PM0S器件的電學性能的方法還包括:製作矽化物、金屬前介質、通孔、金屬插塞和金屬層。
[0023]優選地，所述改善SiGe CMOS工藝中PM0S器件的電學性能的方法用於製造CMOS器件。
[0024]優選地，製作用於PM0S的第一側牆包括SiN的澱積和刻蝕。
[0025]優選地，製作用於NM0S的第二柵極側牆包括Si02和SiN的澱積和刻蝕。
[0026]優選地，所述襯底是矽襯底。
【專利附圖】
【附圖說明】
[0027]結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中:
[0028]圖1示意性地示出了根據本發明優選實施例的改善SiGe CMOS工藝中PM0S器件的電學性能的方法的流程圖。
[0029]需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
【具體實施方式】
[0030]為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
[0031]本發明中，不局限於優化鍺矽工藝本身優化設計，而是從整個高性能工藝集成的角度，合理設計工藝流程，使得SMT工藝不會造成鍺矽錯位缺陷，從而鍺矽產生的應力更為顯著地作用於器件溝道，提升PM0S器件性能。
[0032]具體地，圖1示意性地示出了根據本發明優選實施例的改善SiGe CMOS工藝中PM0S器件的電學性能的方法的流程圖。
[0033]更具體地說，如圖1所示，根據本發明優選實施例的改善SiGe CMOS工藝中PM0S器件的電學性能的方法包括:
[0034]首先進行第一步驟S10，在襯底(例如矽襯底)中形成淺溝槽隔離。
[0035]接著進行第二步驟S11，對襯底進行阱注入以在襯底中形成N型阱或P型阱。
[0036]接著進行第三步驟S12，在襯底上製作柵極氧化層，並在柵極氧化層上澱積柵極多晶矽，並進行柵極多晶矽的光刻，從而形成柵極結構。
[0037]接著繼續第四步驟S13，通過原子澱積在襯底表面生成二氧化矽保護層，保護器件的娃表面，減少表面娃的損失。
[0038]接著繼續第五步驟S14，對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結構。
[0039]接著繼續第六步驟S15，製作用於PM0S的第一柵極側牆；具體地，例如，製作用於PM0S的第一柵極側牆包括SiN的澱積和刻蝕。
[0040]接著繼續第七步驟S16，進行PM0S輕摻雜注入以形成PM0S器件漏輕摻雜結構；其中，在PM0S輕摻雜注入之後不進行退火處理。
[0041]接著繼續第八步驟S17，執行SMT預處理並隨後執行鍺矽外延生長工藝。
[0042]優選地，在第八步驟S17中，執行SMT預處理並隨後執行鍺矽外延生長工藝具體可包括:首先進行SMT光刻；隨後執行NM0S低溫碳離子注入以形成非晶態；隨後進行鍺矽生長阻擋氮化矽層沉積，所述鍺矽生長阻擋氮化矽層為SMT張應力氮化矽層；然後進行鍺矽工藝處理(具體地，例如，鍺矽工藝處理包括:進行光刻以使得PM0S區域暴露出來，進行矽凹陷(Si Recess)刻蝕以去除PM0S區域的氮化矽層，然後進行熱處理以使得SMT應力正常施加於NM0S區域，並隨後執行鍺矽外延生長)。
[0043]可以看出，對於第八步驟S17，傳統工藝高性能鍺矽CMOS工藝此時進行PLDD離子注入後退火併進行鍺矽工藝，而SMT工藝則是在源漏離子注入之後。與此不同，在本發明中，在PLDD離子注入後，接著進行SMT光刻，可採用NM0S源漏離子注入的光罩，不需要額外的光罩，節約了成本，然後為了 SMT工藝進行NM0S低溫碳離子注入形成非晶態，去除光阻後進行鍺矽生長阻擋層氮化矽沉積，該氮化矽層採用SMT張應力氮化矽層，然後進行鍺矽工藝，包括鍺矽光刻，使得PM0S區域暴露出來，Si Recess刻蝕使得PM0S區域的氮化矽層被去除，然後進行熱處理使得SMT應力正常施加於NM0S區域，而不會影響PM0S，最後進行鍺矽外延生長工藝。
[0044]接著繼續第九步驟S18，製作用於NM0S的第二柵極側牆；例如，製作用於NM0S的第二柵極側牆包括多Si02和SiN的澱積、刻蝕。
[0045]接著繼續第十步驟S19，對矽進行NM0S輕摻雜注入以形成NM0S器件漏輕摻雜結構。
[0046]接著繼續第十一步驟S20，進行源漏注入並進行熱處理形成源漏極。
[0047]接著繼續製作矽化物、金屬前介質、通孔、金屬插塞和金屬層。
[0048]由此，本發明優化設計了 SMT工藝流程，使得SMT應力不會作用於SiGe，減少SiGe錯位的產生，提升鍺矽對器件溝道載流子遷移率的應力影響，提高PM0S器件的電學性倉泛。
[0049]可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
【權利要求】
1.一種改善SiGe CMOS工藝中PMOS器件的電學性能的方法，其特徵在於包括依次執行下述步驟: 第一步驟:在襯底中形成淺溝槽隔離； 第二步驟:對襯底進行阱注入以在襯底中形成N型阱或P型阱； 第三步驟:在襯底上製作柵極氧化層，並在柵極氧化層上澱積柵極多晶矽，並進行柵極多晶娃的光刻，從而形成柵極結構； 第四步驟:通過原子澱積在襯底表面生成二氧化矽保護層； 第五步驟:對襯底進行I/O輕摻雜注入以形成I/O器件漏輕摻雜結構； 第六步驟:製作用於PMOS的第一柵極側牆； 第七步驟:進行PMOS輕摻雜注入以形成PMOS器件漏輕摻雜結構； 第八步驟:執行SMT預處理並隨後執行鍺矽外延生長工藝； 第九步驟:製作用於NMOS的第二柵極側牆； 第十步驟:對矽進行NMOS輕摻雜注入以形成NMOS器件漏輕摻雜結構； 第十一步驟:進行源漏注入並進行熱處理形成源漏極。
2.根據權利要求1所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，第八步驟包括:首先進行SMT光刻；隨後執行NMOS低溫碳離子注入以形成非晶態；隨後進行鍺矽生長阻擋氮化矽層沉積，所述鍺矽生長阻擋氮化矽層為SMT張應力氮化矽層；然後進行鍺矽工藝處理。
3.根據權利要求2所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，鍺矽工藝處理包括:進行光刻以使得PMOS區域暴露出來，進行矽凹陷刻蝕以去除PMOS區域的氮化矽層，然後進行熱處理以使得SMT應力施加於NMOS區域，並隨後執行鍺矽外延生長。
4.根據權利要求1至3之一所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，在第七步驟中，在PMOS輕摻雜注入之後不進行退火處理。
5.根據權利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於還包括:製作矽化物、金屬前介質、通孔、金屬插塞和金屬層。
6.根據權利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，所述改善SiGe CMOS工藝中PMOS器件的電學性能的方法用於製造CMOS器件。
7.根據權利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，製作用於PMOS的第一側牆包括SiN的澱積和刻蝕。
8.根據權利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，製作用於NMOS的第二柵極側牆包括S12和SiN的澱積和刻蝕。
9.根據權利要求1或2所述的改善SiGeCMOS工藝中PMOS器件的電學性能的方法，其特徵在於，所述襯底是矽襯底。
【文檔編號】H01L21/8238GK104392960SQ201410697473
【公開日】2015年3月4日 申請日期:2014年11月26日 優先權日:2014年11月26日
【發明者】周建華 申請人:上海華力微電子有限公司