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一種解調裝置及解調器的製作方法

2024-04-13 14:11:05



1.本發明涉及通信技術領域,尤其涉及一種解調裝置及解調器。


背景技術:

2.在模擬電話的應用場景中,電路交換機會使用鍵控頻移的調製方法(即fsk),對主叫號碼進行調製後,再進行信號傳輸。話機終端/中繼設備收到信號後,需要對調製信號進行解調,解析後才能獲得主叫信息。
3.然而,fsk格式的主叫號碼,有兩種標準,分別為bell標準和ccitt v.23標準。兩者的主要差異是調製的載波頻率不同,如圖1所示。實際產品應用中,因為無法預料對端交換機輸出的是哪種標準信號,導致系統需要同時布置符合bell標準的解調器和ccitt v.23標準的解調器實現解調。


技術實現要素:

4.本發明提供一種解調裝置及解調器,其能自適應bell標準下的載波頻率解調和ccitt v.23標準下的載波頻率解調。
5.本發明第一方面提供一種解調裝置,包括:
6.模數轉換模塊,用於過採樣從發送端傳輸的模擬信號,並將過採樣模擬信號轉變成串行的過採樣數位訊號;其中,所述模擬信號為基於頻移鍵控的模擬信號;
7.解調處理模塊,包括延遲緩衝模塊、均值處理模塊、乘法模塊和濾波模塊;
8.所述延遲緩衝模塊用於接收所述模數轉換模塊輸出的過採樣數位訊號作為輸入並分別輸出時間延遲三個採樣點和四個採樣點的第一延遲採樣數位訊號和第二延遲採樣數位訊號;
9.所述均值處理模塊用於接收所述延遲緩衝模塊輸出的所述第一延遲採樣數位訊號和所述第二延遲採樣數位訊號,並對所述第一延遲採樣數位訊號和所述第二延遲採樣數位訊號進行均值處理後輸出目標延遲採樣數位訊號;
10.所述乘法模塊用於接收所述模數轉換模塊輸出的過採樣數位訊號和所述均值處理模塊輸出的目標延遲採樣數位訊號,並對所述過採樣數位訊號和所述目標延遲採樣數位訊號進行相乘運算後輸出相乘結果;
11.所述濾波模塊用於接收所述乘法模塊輸出的相乘結果並對所述相乘結果濾波處理後得到解調結果。
12.本發明第二方面提供一種解調器,包括如上述提供的解調裝置。
13.與現有技術相比,本發明提供的解調裝置及解調器的有益效果如下:
14.本發明提供的解調裝置通過模數轉換模塊過採樣從發送端傳輸的模擬信號,所述模擬信號為基於頻移鍵控的模擬信號,並將過採樣模擬信號轉變成串行的過採樣數位訊號,並通過延遲緩衝模塊將過採樣信號延遲處理輸出目標延遲採樣數位訊號,後通過乘法模塊對所述過採樣信號和所述目標延遲採樣數位訊號相乘,最後經濾波模塊對乘法結果濾
波處理,得到頻移鍵控信號的解調結果,其能自適應bell標準下的載波頻率解調和ccitt v.23標準下的載波頻率解調,不需要解調系統同時布置符合bell標準的解調器和ccitt v.23標準的解調器,減少了解調設備的額外布置給系統帶來的成本。相應地,本發明還提供一種解調器。
附圖說明
15.圖1是本發明提供的bell標準和ccitt v.23標準調製對應的載波頻率的示意圖;
16.圖2是本發明提供的延遲相乘解調算法的原理框圖;
17.圖3是本發明提供的延遲相乘解調算法中確定碼元同步的採樣點的示意圖;
18.圖4是本發明提供的消息幀格式的示意圖;
19.圖5是本發明提供的消息層數據格式的示意圖;
20.圖6是本發明提供的提取消息層信息的流程圖;
21.圖7是本發明提供的各個延遲採樣點k下的解調值的示意圖;
22.圖8是本發明實施例提供的解調裝置的結構框圖;
23.圖9是本發明實施例提供的各個延遲採樣點k下的解調值的另一種示意圖;
24.圖10是本發明實施例提供的解調模塊中並行處理得到多路解調結構的示意圖。
具體實施方式
25.下面將結合本發明實施例中的附圖,對本發明實施例中的技術方案進行清楚、完整地描述,顯然,所描述的實施例僅僅是本發明一部分實施例,而不是全部的實施例。基於本發明中的實施例,本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例,都屬於本發明保護的範圍。
26.fsk格式的主叫號碼,有兩種標準,分別為bell標準和ccitt v.23標準。兩者的主要差異是調製的載波頻率不同。實際產品應用中,因為無法預料對端交換機輸出的是哪種標準信號,導致系統需要同時布置符合bell標準的解調器和ccitt v.23標準的解調器實現通信。
27.為了解決上述問題,有現有技術提出了相干解調法解決上述問題,然而,相干解調法相比於非相干解調的運算量大,大規模解調時,對cpu性能要求高。而包絡檢波法的非相干解調法也存在一定的缺陷。具體而言,在應用時,承載主叫號碼的載波頻率與波特率差異並不足夠大,所以經過濾波後無法得到包絡。另一種非相干解調法算法是延遲相乘法。但其只能針對特定一組頻點進行解調,無法做到自適應。
28.具體的,參見圖2,延遲相乘解調算法原理如下,包括:
29.①
輸入音頻流:將音頻以採樣點為單位,得到過採樣信號。
30.②
將過採樣信號輸入到緩衝器中,以得到延遲k個採樣點的延遲採樣信號。
31.③
將過採樣信號與延遲k個採樣點的延遲採樣信號相乘,得到乘法結果。
32.④
將乘法結果送入低通濾波器,濾波器的截止頻率為碼元頻率,即1200hz。
33.⑤
碼元同步:用一個計數器實現,因為採樣率為8000,碼元頻率為1200hz,即每20個點需要輸出3個碼元比特。計數器周期為20,每當計數器的值為3、9、16,將濾波器輸出的值的符號位作為碼元比特輸出。參見圖3,每當乘法結果出現過零的情況就清空計數器,實
現同步。
34.⑥
幀同步過程:根據標準規範,消息幀格式如圖4所示,消息層數據格式如圖5,包含1個起始位0和停止位1,中間的8個bit即為有效數據。
35.示例性的,參見圖6,提取消息層的方式為:先找到信道佔用信號,為280~320個比特0和1交替。滿足條件後,再出現連續2個比特1即視為進入標記信號階段。標記信號階段為160~200個連續的bit1。滿足條件後,出現比特0即表示為消息層數據的開始。提取出消息層數據後,先判斷第1位元組消息類型。如果第1位元組是0x04則是單數據消息類型,則根據定義可直接知道號碼所在的字節偏移,如果消息長度足夠,則可提取出號碼;如果第1位元組是0x08則是符合數據消息格式,再處理參量類型,如果參量類型不為0x2,則跳過參量長度指定的字節,繼續處理,直到找到參量類型為0x02的字節位置,則後面緊跟著的就是主叫號碼長度、號碼內容。
36.具體的,延遲相乘算法的數學原理如下:首先,延遲點數k一定要小於每個碼元對應的採樣數,即有k《(8000/1200取整),得到k《6。在計算時,將接收到的實時過採樣值s(n)和延遲k個採樣點後的延遲採樣信號s(n-k)相乘,根據積化和差公式得:
37.u(n)=s(n)*s(n-k)=a2sin[2π(fc
±
f)*n*ts]*sin[2π(fc
±
f)*(n-k)*ts]
[0038]
=(a/2)*{cos[2*2π(fc
±
f)*n*ts-2π(fc
±
f)*k*ts]+cos(2π(fc
±
f)*k*ts)}
[0039]
其中,a表示輸入信號幅度,fc表示中心載波頻率,對於兩種標準都為1700hz。f為偏移頻率,ccitt v.23標準為500hz,bell標準為600hz,ts為採樣時鐘周期。此處為125us。
[0040]
通過低通濾波器後,可忽略表達式中的高頻部分,得到解調值r(n)=(a/2)*[cos(2π(fc
±
f)*k*ts)],由於k,ts均為定值,所以r(n)的值僅依賴於發送的第n比特是「0」還是「1」。k的選擇應使d(k)=|cos(2π(fc+f)*k*ts)-cos(2π(fc-f)*k*ts)|,即|r(h)-r(l)|最大,且比特0的解調值與1的解調值儘可能關於原點對稱,則可獲得最好的準確率。
[0041]
通過代入k=1,2,3,4,5,6分別計算,得到圖7所示的各個延遲採樣點k下的解調值。圖7中,r(h)表示比特1對應的解調值,r(l)表示比特0對應的解調值。示例性的,由圖7可看出,bell標準需要k=4,ccitt v.23標準需要k=6,才能使得比特1的解調值和比特0對應的解調值儘可能關於原點對稱,即比特1的解調值和比特0對應的解調值的總和趨近於0,且比特1的解調值和比特0對應的解調值的差值結果較大,這就是延遲相乘算法無法自適應性bell標準和ccitt v.23標準兩種標準的原因。
[0042]
為了解決上述問題,本技術提供一種解調裝置及解調器,其能自適應bell標準下的載波頻率解調和ccitt v.23標準下的載波頻率解調。
[0043]
具體的,參見圖8,本發明實施例提供的解調裝置,包括:
[0044]
模數轉換模塊1,用於過採樣從發送端傳輸的模擬信號,並將過採樣模擬信號轉變成串行的過採樣數位訊號;其中,所述模擬信號為基於頻移鍵控的模擬信號;
[0045]
解調處理模塊2,包括延遲緩衝模塊21、均值處理模塊22、乘法模塊23和濾波模塊24;
[0046]
所述延遲緩衝模塊21用於接收所述模數轉換模塊1輸出的過採樣數位訊號作為輸入並分別輸出時間延遲三個採樣點和四個採樣點的第一延遲採樣數位訊號和第二延遲採樣數位訊號;
[0047]
所述均值處理模塊22用於接收所述延遲緩衝模塊21輸出的所述第一延遲採樣數
字信號和所述第二延遲採樣數位訊號,並對所述第一延遲採樣數位訊號和所述第二延遲採樣數位訊號進行均值處理後輸出目標延遲採樣數位訊號;
[0048]
所述乘法模塊23用於接收所述模數轉換模塊1輸出的過採樣數位訊號和所述均值處理模塊22輸出的目標延遲採樣數位訊號,並對所述過採樣數位訊號和所述目標延遲採樣數位訊號進行相乘運算後輸出相乘結果;
[0049]
所述濾波模塊24用於接收所述乘法模塊23輸出的相乘結果並對所述相乘結果濾波處理後得到解調結果。
[0050]
示例性的,本發明實施例為了得到一個能滿足兩種標準下的比特0與比特1的解調值儘可能以原點對稱,且差異較大的目標延遲採樣點數,選取了多個參考延遲採樣點數進行計算,如圖9所示,通過計算可發現,當k=3.5時可以使得兩種標準下的比特0的解調值與1的解調值儘可能關於原點對稱(即比特0的解調值與1的解調值之和儘可能趨近於0),且比特0的解調值與1的解調值的差值結果較大,因此,將k=3.5確定為本發明實施例的目標延遲採樣點數。然而,系統本身是沒有非整數採樣點的定義,導致系統採樣率無法提高。
[0051]
因此,本發明實施例通過設計延遲緩衝模塊21、均值處理模塊22實現對過採樣數位訊號延遲3.5個採樣點數,以使得解調處理模塊2可以自適應兩種標準下的載波頻率的解調。
[0052]
具體的,在延遲緩衝模塊21中設計k=3和k=4兩個延遲採樣點數,這2個延遲採樣點數可以用同一個窗口為4的滑動緩衝區獲得,由於在延遲緩衝模塊定義了k=3和k=4的延遲採樣點,因此,只需要在延遲緩衝模塊21輸出第一延遲採樣數位訊號和所述第二延遲採樣數位訊號後輸送至所述均值處理模塊22進行均值處理,即能得到k=3.5的目標延遲採樣點,進而使得所述解調處理模塊2能夠自適應兩種標準下的載波頻率的解調。
[0053]
本發明實施例提供的解調裝置通過模數轉換模塊1過採樣從發送端傳輸的模擬信號,所述模擬信號為基於頻移鍵控的模擬信號,並將過採樣模擬信號轉變成串行的過採樣數位訊號,並通過延遲緩衝模塊21和均值處理模塊22將過採樣信號延遲處理輸出目標延遲採樣數位訊號,後通過乘法模塊23對所述過採樣信號和所述目標延遲採樣數位訊號相乘,最後經濾波模塊24對乘法結果濾波處理,得到頻移鍵控信號的解調結果,其能自適應bell標準下的載波頻率解調和ccitt v.23標準下的載波頻率解調,不需要解調系統同時布置符合bell標準的解調器和ccitt v.23標準的解調器,減少了解調設備的額外布置給解調系統帶來的成本。
[0054]
具體的,所述解調處理模塊2採用fpga晶片。
[0055]
具體的,所述濾波模塊24為低通濾波器。
[0056]
具體的,所述均值處理模塊22包括加法電路、尾數截取電路和補位電路;其中,所述加法電路的第一輸入端用於接收所述第一延遲採樣數位訊號,所述加法電路的第二輸入端用於接收所述第二延遲採樣數位訊號,所述加法電路的輸出端用於輸出所述第一延遲採樣數位訊號和所述第二延遲採樣數位訊號的相加結果;所述尾數截取電路的輸入端與所述加法電路的輸出端連接,用於接收所述相加結果並去除所述相加結果的尾數位,得到截位結果;所述補位電路的輸入端與所述尾數截取電路的輸出端連接,用於接收所述截位結果,並將所述截位結果的最高位填充為次高位,得到目標延遲採樣數位訊號。
[0057]
具體的,所述均值處理模塊22即對所述第一延遲採樣數位訊號和所述第二延遲採
樣數位訊號進行相加後再作除2的運算。在本發明實施例中,均值處理模塊22主要通過截位補位操作來實現,例如對十進位-113除2,其8位二進位數為10001111,先取高15位即1000111,再填充最高位為次高位,即等於11000111。
[0058]
具體的,所述解調處理模塊2還包括串並轉換模塊,所述串並轉換模塊用於對所述模數轉換模塊輸出的串行數位訊號轉變成多路並行數據信號,並將所述多路並行數據信號依次經過所述延遲緩衝模塊、所述均值處理模塊、所述乘法模塊和所述濾波模塊處理,得到多路解調結果。
[0059]
示例性的,在解調處理模塊2的計算中,對資源要求較高的是乘法模塊23和濾波模塊24。本發明實施的解調處理模塊2基於並行的時序邏輯,將所述延遲緩衝模塊21、所述均值處理模塊22、所述乘法模塊23和所述濾波模塊24設計為流水線的形式,達到僅用1個延遲緩衝模塊21、1個均值處理模塊22、1個乘法模塊23和1個濾波模塊24,就能在不成倍增加運算資源的基礎上,實現多路解調。
[0060]
示例性的,參見圖10,將過採樣信號按照每通道1個採樣值交錯的格式輸入到延遲緩衝模塊、均值處理模塊、乘法模塊和濾波模塊中。此處以32通道為例,則輸入到解調處理模塊的過採樣數位訊號由8k採樣/秒變為256k採樣/秒。其中,所述延遲緩衝模塊和所述均值處理模塊佔用的時鐘節拍為1個,這裡將所述延遲緩衝模塊和所述均值處理模塊歸類到延遲取均值運算中,則每個過採樣數位訊號輸入到所述解調模塊中,需經過延遲取均值、乘法、濾波三個運算,且每個運算只佔用1個時鐘節拍。在延遲操作中使用滑動緩衝區實現,因此也無需額外消耗時鐘節拍,在數據輸入的時刻,就可以直接取出緩衝區的歷史數據(延遲數據)。
[0061]
具體的,所述模數轉換模塊為slic接口電路,則所述解調處理模塊還包括解碼模塊,所述解碼模塊用於對所述模數轉換模塊輸出的過採樣信號進行編碼壓縮。
[0062]
可以理解的,由於slic接口電路都會對數據進行a律編碼壓縮,因此對所述模數轉化模塊輸出的模擬信號作解碼,得到線性碼流。
[0063]
相應地,本發明實施例還提供一種解調器,所述解調器包括如上述實施例提供的解調裝置。
[0064]
本發明實施例提供的解調器通過模數轉換模塊過採樣從發送端傳輸的模擬信號,所述模擬信號為基於頻移鍵控的模擬信號,並將過採樣模擬信號轉變成串行的過採樣數位訊號,並通過延遲緩衝模塊將過採樣信號延遲處理輸出目標延遲採樣數位訊號,後通過乘法模塊對所述過採樣信號和所述目標延遲採樣數位訊號相乘,最後經濾波模塊對乘法結果濾波處理,得到頻移鍵控信號的解調結果,其能自適應bell標準下的載波頻率解調和ccitt v.23標準下的載波頻率解調,不需要解調系統同時布置符合bell標準的解調器和ccitt v.23標準的解調器,減少了解調設備的額外布置給系統帶來的成本。
[0065]
以上所述是本發明的優選實施方式,應當指出,對於本技術領域的普通技術人員來說,在不脫離本發明原理的前提下,還可以做出若干改進和潤飾,這些改進和潤飾也視為本發明的保護範圍。

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