納米電子電路的製造技術

2023-10-18 05:52:29

專利名稱：納米電子電路的製造技術
方法
技術領域：
本發明涉及納米電子電路的製造，特別是一種適合於固態量子計算機控制和讀出的納米電子電路的製造方法。本發明的另一方面涉及利用這種方法製造的電路。
背景技術：
一種建議的用於製造固態量子計算機(SSQC)的結構包括一個鑲嵌在矽基質中用於提供量子位(qubits)的磷-31(31P)原子的陣列。在這種設計1，2中，量子位信息是根據在低溫下具有很長的自旋弛豫時間的磷原子的原子核自旋進行編碼的。量子位之間的相互作用是經過與磷原子結合的施主電子中介傳遞的，可以利用門電極方便地對其進行控制。作為選擇，量子位信息可以簡單地根據電子自旋進行編碼3，儘管在這種情況下，由於電子自旋弛豫時間大大短於原子核自旋弛豫時間，量子計算機對脫散誤差更敏感。
原子核自旋1，2和電子自旋3SSQC設計中的量子位讀出都需要能夠確定一個單個電子的自旋狀態的能力。Kane提出的一種方法1，4利用泡利不相容現象，使用了一個靠近一個磷原子對的單電子電晶體(SET)裝置確定得到的雙電子系統的自旋狀態。因此，SSQC的納米電子電路的一個關鍵需求是，緊鄰(用於檢測單個電荷位移從而進行量子位讀出的)SET裝置的(用於操控量子位的原子核或電子自旋的)導電控制門的集成1。SET裝置可以利用一種雙角度金屬蒸鍍技術從鋁/氧化鋁(Al/Al2O3)結構方便地製造5，6。還必須使控制門和SET與構成SSQC中的量子位的下層31P施主形成一條直線(或重合)。
通過使用在感興趣區域的任一側的兩個SET和使兩個裝置的輸出相關，可以提高SET對兩個位置之間的電荷移動的敏感度。在Amlani等1997年的「量子細胞自動機的研究」7中首次應用了這種方法。

發明內容
本發明是一種用於製造納米電子電路的方法，包括如下步驟給一個半導體基片塗覆一或多於一個的抗蝕劑層；將電路圖形曝光到(寫入)抗蝕劑層，然後，如果需要，顯影這個圖形；如果需要，給這個基片塗覆一個或多於一個的抗蝕劑層；將第二電路圖形曝光(寫入)到抗蝕劑層，從而使這個圖形與前面曝光的圖形交迭；顯影圖形化的抗蝕劑層，以打開穿過它們的僅在圖形相互交迭之處向下延伸到半導體基片表面的孔；通過每個孔注入一個離子；進一步顯影圖形化抗蝕劑層，以打開孔周圍的半導體基片的更大區域；通過剩餘的抗蝕劑層以不同的角度蒸鍍金屬，以在半導體基片表面的由蒸鍍角度確定的、相對於注入離子的位置上建立有源裝置和導電控制門。
一個電路圖形可以定義有源裝置及導電和控制門的幾何形狀，而另一個電路圖形可以定義打開用於離子注入的孔的軌跡。兩個電路圖形都可以用彼此相同的分辨度和精度寫入，但是可能不能用這樣的精度使圖形相互對齊。在這種情況下，可以適當地設計電路圖形本身，以改善這種不精確性的缺點。更具體地講，有源裝置和導電門的圖形可以是一系列的平行直線，而其它圖形可以是一個橫穿其它圖形直線的直線。在這種情況下，即使該線沒有精確地設置在正確的位置上，其它圖形也將保證離子以橫跨有源裝置和導電門的直線注入。
一種製造適合於固態量子計算機控制和讀出的納米電子電路的方法使用了三(或更多)層的抗蝕劑，帶有通過每個孔注入的一個或多於一個的離子，並且使用雙(或三)角度金屬沉積，以建立SET之類的有效裝置，和在注入的離子上方足夠精確地對齊的諸如「A」和「J」門之類的控制門。應當知道，在目前建議的原子核自旋和電子自旋量子計算機中，通過每個孔僅注入一個離子。
這種處理過程的一個例子包括如下步驟用一種第一抗蝕劑(抗蝕劑1)塗覆一個半導體基片；將用於離子位置點的第一圖形(圖形A)寫入到抗蝕劑1中；顯影第一圖形(圖形A)；用一種第二抗蝕劑(抗蝕劑2)塗覆；然後，用一種敏感度低於抗蝕劑2的第三抗蝕劑(抗蝕劑3)塗覆，其中抗蝕劑2和抗蝕劑3都使用與抗蝕劑1不同的顯影劑溶液(或處理過程)；將金屬電路的第二圖形(圖形B)寫入到抗蝕劑層中，以便使第二圖形與第一圖形交迭；局部顯影第二圖形(圖形B)，以便僅在抗蝕劑2和抗蝕劑3中定義了圖形B的位置打開溝，並且使向下通到矽基片的孔僅開在圖形A和B相互交叉的位置上；通過每個孔注入單個離子；充分顯影圖形B，以在抗蝕劑3下建立空穴區；除去殘餘在空穴中的抗蝕劑1；通過抗蝕劑層以第一角度蒸鍍金屬；氧化第一金屬層的表面；通過抗蝕劑層以第二角度蒸鍍金屬；通過抗蝕劑層以第三角度蒸鍍金屬；在溶劑中脫除所有的抗蝕劑層，以暴露出完整裝置，並且根據需要對表面進行鈍化或玻璃化；給樣本退火，以激活摻雜劑和消除離子束損傷。
在電子束光刻(EBL)的情況下，對準受到了在高分辨度圖形曝光所需的低電子束流下在對齊零件上聚焦的能力的限制。結果，難於取得好於50nm的對準，這對於SSQC裝置是不夠的。上述雙曝光處理過程的主要優點在於不需要超高精度對準。交迭的曝光圖形產生了一個用於後續離子注入的、在一個方向上完全對準控制門的掩模。在垂直於此方向上的對準，遠不是關鍵的。此外，構成SSQC中的量子位的施主離子全都準確地相互對準。
SET電極和控制門的同時沉積的主要優點在於，僅需要一個高分辨度光刻曝光來定義所有金屬電路。如果在兩個不同的處理步驟中沉積SET電極和控制門(如果它們每個使用不同的材料，將出現這種情況)，那麼需要以優於SET-控制門間隔的精度使兩個電路圖形相互對準。因為可以在一個圖形曝光中定義所有金屬零件，上述技術提供了金屬零件的完全自對準。
使用這種方法，可以用和量子位控制門相同的材料(例如，蒸鍍Al)製造SET電極(源、漏、島和柱塞電極)，這使得兩種類型的導電零件能夠在一個同時進行的處理步驟中沉積。
可以使用電子束光刻(EBL)、X射線光刻、掃描探針光刻或一些其它高分辨度光刻方法寫入圖形。這些方法中最方便和成熟的是EBL。
Al導電區可以用熱蒸鍍或電子束蒸鍍產生。
如1987年Fulton和Dolan首次說明的那樣6，可以在沉積之間提供控制劑量的分子氧，以形成製造SET讀出裝置所需的可控薄絕緣層。
與更為慣用的製造策略不同，這種方法僅需要一次EBL曝光來定義所有金屬門和相互連接，並且也使得Al能夠原位氧化以形成可控隧道結。
抗蝕劑2由於對電子束曝光比它上方的抗蝕劑3更敏感，因而用於產生具有外伸部分的抗蝕劑圖形。外伸的抗蝕劑對於蒸鍍起到遮蔽元件的作用5.6蒸鍍是從不同角度進行的，以便在交迭處形成一個結。這個交迭處的尺寸確定了隧道結電容和隧道電阻，並且可以通過改變沉積角度而變化6。
這種處理過程可以用於製造與一個完整多量子位裝置的31P施主對齊的金屬化電路。也可以將一種僅使用一次EBL曝光和一個雙層抗蝕劑以及雙角度蒸鍍的類似的處理過程用於製造雙SET SSQC讀出模擬裝置的金屬化電路。


下面參考

本發明的實施例，其中圖1是雙角度遮蔽蒸鍍技術的示意剖面圖；圖2是在用於製造雙SET SSQC讀出模擬裝置的技術中使用的EBL曝光圖形；圖3是從圖2中的圖形的雙角度遮蔽蒸鍍得到的自對準SET-控制門陣列；圖4是一個帶有用於SSQC讀出模擬的雙島構造的完整製造的雙SET裝置的掃描電子顯微鏡(SEM)圖像；圖5(a)是顯示離子注入步驟的三層抗蝕劑剖面的示意剖面圖，(b)示出了用於三角度遮蔽蒸鍍步驟的抗蝕劑剖面；圖6是顯示一個在任何一端帶有可以用本技術製造的SET讀出的完整的四施主SSQC裝置的示意圖；圖7是製造圖6中裝置的一系列製造過程的示意圖，具有下述步驟a.離子注入點的確定(圖形A)b.在雙層抗蝕劑上SET和門EBL圖形B的曝光，以形成交迭圖形c.離子注入d.SET和門圖形顯影e.第一金屬蒸鍍f.第二金屬蒸鍍——SET和J門形成g.第三金屬蒸鍍——A門和柱塞形成h.金屬脫除和清潔後的計算機裝置圖8(a)是顯示在一個三層抗蝕劑中曝光和顯影的交迭圖形的試驗演示的示意圖，(b)和(c)是蝕刻和去除劑蝕刻後的基片的AFM圖像；圖9是顯示一個在任何一端帶有可以用本技術製造的SET讀出的完整六施主SSQC裝置的示意圖；圖10是在製造六施主SSQC裝置的技術中使用的EBL曝光圖形；圖11是使用本技術製造的用於六施主SSQC裝置的門陣列和SET的SEM顯微圖，其下方的示意圖示出了通過XY線的橫剖面；圖12是顯示一個測試圖形的SEM顯微圖，其中來自兩個不同角度的金屬沉積層已經精確地形成直線，以在空間上重合，形成雙金屬厚度，但是線寬僅有45nm；圖13(a)是用於製造二施主裝置的EBL曝光圖形，(b)是一個顯示從三角度遮蔽蒸鍍得到的門陣列和SET的示意圖，(c)和(d)是利用(a)所示圖形演示金屬化的SEM顯微圖；圖14是Kane建議的1用於自旋讀出的SET裝置的示意圖；圖15是一個單Al-Al2O3SET的示意圖；圖16是在一個矽晶片上製造的完整SET裝置的SEM顯微圖；圖17是在不同源-漏偏壓下的SET的低溫電導特性；圖18是在作為一個峰值指數的函數的SET導電率最大時測量的門偏壓的曲線圖，顯示了在Vg＝129mV的中斷；圖19是一個用於檢測依賴於自旋的隧道效應事件的雙SET構造的示意圖；圖20是一個用於雙SET讀出構造的測試結構；圖21是來自一個雙SET裝置的數據，顯示了(a)作為SET柱塞門電壓的函數測量的隧道電流，展示了庫侖阻塞振蕩，和(b)作為柱塞門電壓的函數的源-漏極電壓的灰度圖，使得能夠確定充電能；圖22(a)是一個雙SET裝置的SEM顯微圖，(b)和(c)是作為施加到門Al的電壓的函數測量的隧道電流的曲線圖；和
圖23(a)是一個雙SET裝置的SEM顯微圖，(b)是對於三個不同柱塞門電壓作為施加到門A1的電壓(VA1＝-VA2)的函數測量的隧道電流的曲線圖。
具體實施例方式
(i)SET-控制門對準在SSQC的納米電子電路中，最好是緊靠SET裝置(用於檢測單個電荷遷移並據此執行量子位讀出)集成導電控制門(用於操縱量子位的原子核或電子自旋)。還必須把控制門和SET與構成SSQC中的量子位的下層31P施主對準(或對齊)。首先利用一個雙SET讀出模擬裝置的製造作為一個特定示例來考慮SET-控制門對準的問題。在第(ii)節中，這一策略將被擴展到設計需要應用控制門-施主對準的全配置少量子位SSQC裝置。
目前已經展示了各種類型的SET結構，但是，最方便地集成SET-控制門構造是由EBL和雙角度遮蔽蒸鍍定義的Al/Al2O3結構5，6。這是由於SET電極(源、漏、島和柱塞電極)可以用與量子位控制門的相同材料，也就是用蒸鍍鋁(Al)製造，這使得能夠在一個同時進行的處理步驟中沉積兩種類型的導電零件。由於SSQC中，對於原子核自旋量子位的20nm左右1，或對於電子自旋量子位的200nm左右3的門-門間隔，剛好低於光學紫外線(UV)光刻的分辨度，因而需要使用電子束光刻(EBL)、遠紫外線(EUV)光刻、X-射線光刻或掃描探針光刻之類的高分辨度處理過程。這些方法中最方便和完善的是EBL。
Al導電區可以用Al金屬的熱蒸鍍或電子束蒸鍍製造。可以利用EBL(或某些其它技術)將電路圖形寫入到一個抗蝕劑層中。在抗蝕劑顯影曝光之後，剩餘的抗蝕劑形成了一個對於蒸鍍金屬的掩模，因而將圖形從抗蝕劑傳遞到基片表面上的Al電路。
如上所述，如果能夠在一個金屬蒸鍍步驟中沉積所有的Al零件，那麼SET-控制門自對準處理過程將比較簡單。但是，為了形成Al/Al2O3SET，必須在一個與Al源和漏極分離的金屬沉積步驟中沉積Al島極。在這兩個沉積步驟之間，將Al表面暴露於一個控制了劑量的分子氧(O2)，以形成一個可控薄Al2O3層(1-10nm左右)。除了通過量子機構隧道效應，源和島極之間以及漏和島極之間的這個高度絕緣的Al2O3層起到了對電子遷移的阻擋層作用，並且裝置必須作為一個單電子隧道電晶體(SET)操作。
受控Al/Al2O3/Al隧道結可以利用Dolan發明的圖1中所示的稱為雙角度遮蔽蒸鍍的處理過程製造，這種方法是由Dolan利用光致抗蝕劑發明的5，然後在1987年Fulton和Dolan利用它首次展示了一種利用人造隧道結的SET裝置5。與現有的製造策略不同，這種方法僅需要一次EBL曝光來製造整個裝置，並且也允許原位氧化Al，以形成可控隧道結。使用了一個其中下層抗蝕劑11對於電子束曝光比上層抗蝕劑12更敏感的雙層抗蝕劑結構來產生如圖1所示的具有大的外伸部分13的抗蝕劑剖面。外伸抗蝕劑13起到用於兩次Al蒸鍍14和15的遮蔽元件的作用。在兩次蒸鍍之間，將Al在蒸鍍室中氧化，以形成隧道阻擋層，而不破壞真空6。
蒸鍍14和15是從兩個不同角度進行的，從而在交迭區16形成了有效結。這個交迭區的尺寸確定了隧道結電容和隧道電阻，並且可以通過變化沉積角度來改變。
為了達到SET-控制門自對準，需要設計一種前後一致地導致SET和控制門，而不會產生不希望的額外零件的EBL曝光圖形。圖2中示出了這種圖形的一個例子。這種圖形在雙角度遮蔽蒸鍍之後產生了一個雙SET讀出模擬裝置，儘管如在下面(ii)節中討論的那樣，這個基本概念可以同樣地應用於一個結合了31P施主的完整多量子位裝置的金屬化電路。
圖3示出了在雙角度遮蔽蒸鍍之後的完整雙SET裝置的自對準SET-控制門陣列。在這個圖中，區31代表了從第一Al蒸鍍沉積的金屬，區32代表了從第二Al蒸鍍沉積的金屬。區33代表了由薄Al2O3層隔離的兩個層交迭的小區。
圖4中示出了一個完全製造好的雙SET裝置。使用了一個在UNSW的具有3nm的最終斑點尺寸的Leica光刻微系統EBL-100系統來定義圖2所示的初始圖形。
兩個SET島41和42的中心至中心距離是750nm，而整個納米結構(柱塞-柱塞)包容在1400nm內。連同SET的源和漏極的單個控制門的寬度是60nm。通過改進EBL焦斑和調節抗蝕劑參數，可以將所有這些零件的尺寸縮小到十分之一或更小。最終EBL分辨度限度是由使用的電子敏感抗蝕劑的分辨度設定的，已經顯示出PMMA的分辨度接近5nm8。所示裝置的尺寸適用於結合31P作為電子自旋量子位的裝置3。對於結合31P作為原子核自旋量子位的裝置1，需要以當前限度的抗蝕劑分辨度進行EBL8。
下面詳細地說明製造圖4所示裝置的專門處理過程。
雙層抗蝕劑結構使用了一種P(MMA-MAA)共聚物作為更敏感的下層，這個層具有450nm的標稱厚度，並且在MMA中包含了17.5％的MAA。通過密集UV泛光燈曝光90分鐘，提高共聚物層的敏感度。敏感度較低的上層是60nm厚度和平均分子量為950,000的PMMA。在使用EBL-100光刻工具進行EBL曝光之後，在IPA∶MIBK為2.7∶1的溶液中顯影抗蝕劑。利用一個熱蒸鍍系統，以圖形的精確自對準所需的偏移確定的角度，從兩個不同的角度沉積Al。兩個Al層都具有30nm的厚度。在兩次蒸鍍之間，將表面暴露在200mTorr的O2壓力下3分鐘，以產生Al2O3隧道阻擋層。
儘管控制門-施主對準對於SSQC是絕對關鍵的，但是由於SET極高的電荷靈敏度，SET與控制門和施主的對準可以放寬。在這種情況下，可以從一個與用於沉積門的金屬蒸鍍步驟分離的金屬蒸鍍步驟中沉積SET的金屬。然後，可以在對一個單層抗蝕劑的初始EBL曝光中產生門，而隨後的雙層抗蝕劑中的EBL曝光可以產生Al/Al2O3SET。然後，可以用一種不是Al的、具有對SiO2表面阻擋層具有較低擴散率的金屬製造控制門。此外，可以在離子注入和退火步驟之後沉積SET，這將允許使用高的退火溫度(＞400℃)，高的退火溫度將更有效地消除可能消弱SSQC操作的離子注入過程造成的晶格破壞。在SET沉積之後進行的退火限於較低的溫度，因為高於400℃的溫度可能降低Al2O3隧道阻擋層的質量。(ii)控制門-施主對準除了SET和控制門之間的對準之外，需要把構成SSQC中量子位的31P摻雜劑定位在A門正下方或SET下方。這需要控制門-施主對準。
可以考慮用兩種相反的技術在SSQC中設置31P施主。第一種技術使用了「自底向上」設計，以利用掃描探針光刻構造原子級31P施主陣列。第二種技術使用了在SET和控制門沉積之前或之後，利用離子注入將31P施主注入到結構所要求的深度(表面以下5-10nm)的「自頂向下」的設計。通過使用一個阻擋31P+離子，並且其中以適當的間隔定義了一系列的孔的掩模，來獲得一個規則的量子位陣列。通過掩模的離子注入是一種現有的工業半導體製造處理過程。這一思想是由Vrijen等人作為製造基於電子自旋的二施主SSQC測試裝置的一種方式首次加以探討的3。
由於在注入過程中離子位置的橫向隨機分布，「自頂向下」的製造路線在統計上僅可用於少量子位結構。Vrijen等人已經對此進行過討論3，他們指出如果適當調節離子注入劑量，從而能夠使平均僅僅一個31P+離子通過掩模中的一個孔，那麼通過Poisssonian統計，可以算出嚴格地得到一個31P離子的概率是P1＝0.367(注意，由於每個孔中可以有0，1，2，3...個離子，P1不是0.5)。那麼，得到具有嚴格一個31P+離子的嚴格N個相鄰施主位置的概率是PN＝P1N。對於一個四施主系統(可以用於具有原子核自旋量子位和SET讀出的二量子位裝置)，這產生了0.3674＝0.018，或大致50分之1的產率。
儘管產率低，但是可以展望到一個離子通道以某種可以檢測的方式標記相關的位置，從而為後續的處理選擇完整配置的裝置的技術。一種建議是在離子注入之前使用一個60C分子單層膜，因為已知這些分子在用單個離子轟擊之後將成為碎片。
仍然必須將「自頂向下」(通過掩模離子注入)技術產生的31P施主陣列以優於控制門寬度一半的精度對準(對齊)SET和控制門電路。
這可以利用一種其中使用單EBL圖形曝光獲得在一個橫向方向(例如，x方向)上對準的自對準技術來完成。然後，曝光第二EBL圖形，以提供在y方向的定位。根據用於一種特定處理過程的抗蝕劑層的排序選擇，可以用任意一種順序曝光這些圖形。一個圖形與其它圖形的對準將需要一個EBL對準步驟，這將在用於量子位讀出的31P摻雜和SET之間導致y方向上的最大未對準，Δymax＝100nm。Δymax的確切值是由使用的EBL工具的對齊精度和技術設定的。由於SET裝置的高度電荷靈敏度，這種未對準是可接受的。由於下面詳細說明的自對準過程，在x方向上是完全對準的(即，Δxmax＝0)。
現在詳細地說明製造處理步驟。它們涉及一個三層電子感光抗蝕劑處理過程、兩個EBL曝光階段、如圖5(a)所示的離子注入和如圖5(b)所示的三角度遮蔽蒸鍍過程。測試案例I四施主裝置作為一個初始測試案例，我們考慮圖6的具有四個相鄰31P施主、每個31P施主上面具有一個控制表面A門、並且在31P施主之間帶有一個耦合表面J門的四施主裝置。此外，我們在陣列的每一端具有一個讀出SET(帶有柱塞門)。裝置在SET與靠外的施主之間也具有兩個附加門，它們是使用的三角度遮蔽蒸鍍製造過程的副產品。如果電浮動，那麼可以把這些門用於僅在計算的讀出循環期間有選擇地將SET耦合到靠外的施主。SET的高靈敏度仍然將保證在這種情況下讀出是可能的。在計算循環期間，當無意的讀出導致脫散時，可以使這些門接地，以從施主屏蔽SET。
應當強調，存在著許多可以與這裡描述的處理過程一起使用的替代SET和門布置，並且圖6所示的裝置僅作為代表。
可以使用圖7(a)至7(h)中圖示的處理流程製造圖6所示的四施主裝置。以下順序地討論每個處理步驟。給出的處理參數僅是典型的值。
1.氧化物形成在一個高質量矽基片上生長高質量氧化物(一般2-10nm)。
2.電子束光刻寫入對準標記用50nm厚的950,000至2,000,000分子量PMMA塗覆晶片，寫入遊標刻度和粗對準標記，顯影圖形，沉積10nm的鈦(Ti)金屬和40nm金(Au)金屬，脫除過量的金屬並清潔晶片。根據通過EBL識別的圖形，可以使用諸如鉑、鈀或多晶矽之類的其它材料作為對準標記。
3.定義離子注入點(圖形A)用抗蝕劑1塗覆晶片，抗蝕劑1可以是諸如PMGI(即電子束和光敏和/或離子敏感抗蝕劑)之類的抗蝕劑。注意抗蝕劑處理的設計應當使抗蝕劑1使用一種與抗蝕劑2和3不同的顯影劑溶液，從而使它能夠和抗蝕劑2和3最小地混雜。
對準於EBL對準標記(+/-100nm)，並且寫入圖形A，這定義了後續離子注入的軌跡。用選定的顯影劑(PMGI抗蝕劑使用AZ351)顯影圖形A，用DUV240至280nm波長泛光曝光表面，敏化PMGI抗蝕劑，以有助於它在步驟6中去除。注意DUV敏化也可以在離子注入(步驟5)之後進行。注意也可以通過一種Si3N4之類的無機抗蝕劑的等離子沉積，然後用PMGI之類的有機抗蝕劑塗覆形成抗蝕劑1。然後，用EBL將交迭圖形寫入到有機抗蝕劑並顯影，此後，利用一種適合的蝕刻劑顯影無機抗蝕劑。這種方法的優點在於，在後面的處理中(見步驟6)，無機蝕刻劑不會顯影后續的抗蝕劑層，並且有機顯影劑不會顯影這種有機抗蝕劑。
4.共聚物/PMMA雙層抗蝕劑上的圖形B形成用抗蝕劑2塗覆晶片，抗蝕劑2可以是一種諸如P(MMA-MAA)(根據處理需要，MMA中含8％至25％的MAA)之類的共聚物，然後，用抗蝕劑3塗覆，抗蝕劑3可以是PMMA(950,000至2,000,000分子量PMMA，儘管也可以考慮使用一種諸如鍺(Ge)或二氧化矽(SiO2)之類的硬掩模材料)，對準於EBL對準標記，並且用EBL曝光用於SET、A和J門的圖形B。
用PMMA顯影劑(2∶1IPA∶MIBK)部分地顯影曝光的PMMA和共聚物層，從而使抗蝕劑剖面形成如圖5(a)所示的形狀，這相當於定義了圖形B的抗蝕劑2和3中的5-50nm寬度的一系列溝(也見圖7(b))。注意，圖形A和B的交迭在一個將Si/SiO2基片完全暴露出的直線中(圖7(b)中的白色區)產生了四個孔。
5.自對準摻雜注入以一個離子的面積劑量注入31P離子，這樣平均每個孔中注入一個離子(見圖7(c))。對於20nm的孔直徑，這相當於典型的1011離子/cm2的劑量。離子源可以是氣體PH3或固體P源，根據需要的注入深度，注入能量可以是1-15keV。
6.SET和門圖形顯影用PMMA/共聚物顯影劑充分顯影SET和門圖形(圖形B)，以產生如圖5(b)和圖7(d)中示出的底切剖面。用選定的水溶顯影劑(例如，Microchem公司的「AZ351」顯影劑)除去(剝離)底層的抗蝕劑1(PMGI)。注意，抗蝕劑1僅被去除到空穴的邊緣，並且留下抗蝕劑2(共聚物)的下面的未顯影區。還要注意，可以使用一種水溶剝離溶液(例如，Microchem公司的「納米去除劑PG」光致抗蝕劑去除劑)去除PMGI，這將取消步驟3中用DUV敏化它的要求。
7.第一角度蒸鍍使用一個正角度，例如，12.5度(根據需要的最終抗蝕劑厚度和圖形間隔)，蒸鍍30-40nm門金屬(Al)，然後，氧化1-2nm的Al，以形成SET的Al2O3隧道阻擋層。如果需要，可以使用其它導電層和SET阻擋層。
8.第二角度蒸鍍使用一個負角度，例如，-12.5度，蒸鍍30-40nm的門金屬(Al)。
9.第三角度蒸鍍使用零角度蒸鍍30-40nm的門金屬(Al)。
10.金屬脫除在溶劑中脫除所有的層，以暴露出完成的裝置。如果需要，使表面鈍化或玻璃化。
11.退火將樣本加熱(退火)到根據激活31P施主離子和退火消除由注入過程(步驟5)產生的損害所需要的溫度，並持續所需時間。退火處理的具體細節是消除注入損害的需要與最小化離子擴散和對SET裝置的潛在危害的需要之間的一種妥協。
圖8(a)是一個帶有用EBL曝光的交叉線陣列的，利用PMGI、共聚物和PMMA(從下到上)的部分顯影的三層抗蝕劑的圖像。垂直線是用EBL以2μm的間距在PMGI中曝光然後顯影的。接下來，用旋塗法將共聚物/PMMA塗覆到樣本，並且在所有的層中以5μm的間距EBL曝光水平線。用1∶1IPA∶MIBK部分顯影，在共聚物/PMMA中開溝，但是如果需要，可以使PMGI不受影響。在用氫氟(HF)酸溶液蝕刻後，圖8(b)和8(c)中所示的原子力顯微圖像證實了僅在線相互交叉之處形成了蝕刻坑。這種結果證實了用於本處理的三個抗蝕劑的相互兼容性。
測試案例II六施主裝置作為第二例子，我們考慮了結合了六個31P施主離子、在兩端帶有SET讀出裝置的SSQC裝置的製造(見圖9中所示)。這種設計的中心區結合了與四施主設計相同的思想，並且，確實可以無限地連續增加A門和J門，以建立具有大的N的N量子位裝置。這種方法的限制在於，獲得每個A門下面帶有嚴格一個31P施主的裝置的概率隨N的增大而減小，其概率PN＝P1N，其中P1＝0.367。
六施主裝置的處理流程與上述給出的四施主裝置的處理流程相同，只是用於SET和門的EBL圖形不同(步驟4)。圖10中示出了這種圖形。注意，這種圖形在SET附近有少許不同布局。
圖11包括一個顯示了利用在處理流程中所述的三角度Al沉積而沉積的用於六施主裝置的完整SET和A門及J門電路的SEM顯微圖像。SEM圖像中較暗的區顯示了共聚物(抗蝕劑2)中存在的底切剖面的範圍。注意，PMMA層(抗蝕劑3)因而是跨越2μm級的距離自支撐的。圖11中SEM圖像下面的圖示出了沿XY線的橫剖面圖。圖中示出了計劃中的31P離子的位置，儘管還沒有在這個樣本上進行離子注入。注意，由於EBL圖形設計，電路中的J門具有相互重疊沉積的兩個金屬層。這導致了J門比A門稍寬(見圖11中的SEM圖像)，但是，如果精確地控制沉積角度，仍然可以取得窄的J門。圖12中展示了這種情況，圖12示出了一個利用圖10的EBL圖形的J門的雙角度金屬沉積，並且在這種情況下，門寬度僅為45nm。在這種情況下還沒有進行第三(零)角度沉積，因而不存在A門。
測試案例III二施主裝置作為第三個例子，我們考慮了結合了兩個31P施主離子，並且SET讀出裝置在每個施主旁的SSQC裝置的製造(見圖13)。
這個裝置的處理流程與上述四和六施主裝置的相同，只是將一個不同的EBL圖形用於SET和控制門。在圖13(a)中示出了這個圖形。圖13(b)是顯示在通過圖13(a)的EBL定義的掩模三角度蒸鍍之後得到的門和SET陣列。
圖13(c)中給出了這個二施主裝置的SET和A門及J門電路的試驗範例，圖13(c)清楚地顯示了用於外部電連接的導線布置。圖13(d)示出了這個裝置的中心區的詳細視圖。這個電路是利用與圖4中所示雙SET裝置的相同的步驟製造的，只是與一種不同的EBL一起使用了三角度蒸鍍過程。注意，一旦利用這種設計進行離子注入，裝置將與雙SET讀出模擬裝置相同，只是現在有一個J門位於兩個施主之間。更重要的是，這個全配置裝置可以用於測量電子自旋和可能的原子核自旋弛豫時間。(iii)可以利用本技術製造的納米電路——SSQC中的讀出對於檢測一個單個電子或原子核的自旋狀態的能力產生巨大興趣，不僅在於其本身，而且是由於它可以用於量子計算。一種單個自旋檢測的方法是直接檢測磁場，例如，利用一個掃描磁共振力微探針9。一種替代的方法是檢測依賴於自旋的隧道效應事件，從而推導出電子自旋1。圖14中示出了Kane建議的這樣一個試驗的示意布置1，並且應當知道，這樣的結構可以利用上述的技術製造。
將門極用於建立一個激勵電子以發生從一個原子到另一個原子的隧道效應的電場。但是，由於泡利不相容原理，如果兩個電子處於相同的自旋狀態，這種隧道效應被阻止。另一方面，如果兩個電子系統處於單重態，通過逆平行電子自旋，則允許隧道效應。因此，如Kane所述，可以將依賴自旋的隧道效應的測量用於確定一個量子位的自旋狀態1。這種單電子隧道效應事件可以通過一種諸如單電子電晶體的高靈敏度靜電計檢測。SET的電導對於靜電分布是極其敏感的，並且SET可以主要檢測一個單電子從一個施主原子到另一個施主原子的移動。
在圖16中示出了一個利用標準雙層抗蝕劑、電子束光刻和雙角度遮蔽蒸鍍製造的Al基SET5，6。圖15示意地示出了SET的配置。在低溫下，由於單電子充電，SET的電導(G)隨柱塞門上的偏壓(Vg)的增加而周期性地震蕩(見圖17)。數據是高度可重現的，並且也顯示了振蕩是如何隨源-漏偏壓的增大而消失。振蕩的周期是由ΔVg＝e/Cg給出的，其中Cg是柱塞門與島之間的電容量。從這個數據和其它數據的分析，我們估算出Cg＝2.3aF，並且該點的充電能是0.12meV。
但是，SET對於它鄰近的任何電荷的移動是敏感的，我們希望檢測的不僅僅是依賴自旋的隧道效應過程。在圖17的數據中可以清楚地看到這一點，在圖17中，在Vg＝129mV時數據出現了扭折。這個扭折不可能是由一個隨機隧道效應事件造成的，因為它在相同的Vg發生在圖17中每個跡線中。如果我們描繪出圖18中所示的相對於峰值指數發生導電率最大值的柱塞偏壓的曲線，我們看到在Vg＝129mV處有一個突然的中斷，這正好是在原始數據中發生扭折的位置。但是，線的斜率以及周期ΔVg遠離這個中斷而保持恆定。
這個中斷可能是由於氧化矽層中的一個陷阱改變了它的電離狀態，造成SET感測的靜電勢突然變化。儘管充電這個陷阱所需的門電壓在裝置之間是不可重現的，但是可以看到這些充電事件的重現性在於它們總是出現在相同的柱塞門電壓。這裡觀察到的陷阱的充電很可能發生在真實SSQC中，因此需要有一種方法來區分SSQC中的依賴於自旋的隧道效應事件，和向/從SET附近的陷阱狀態充電的隧道效應。
為了能夠進行這種區分，提出了圖19中所示的構造。這裡SET設置在要發生依賴自旋的隧道效應的兩個P原子的兩側。這種雙SET設計使得能夠從依賴自旋的隧道效應中區別出靠近一個SET的隨機事件。隨機充電事件將以相同的方式影響兩個SET，儘管可以假定最靠近陷阱的SET將受到更強的影響。但是，當電子通過隧道從一個P原子到另一個時，它將以相等的但是相反的意義影響兩個SET左面的SET將寄存電子離開第一P原子，而右面的SET將寄存電子到達第二P原子。因此，兩個SET的輸出的逆相關測量使得能夠拒絕來自系統的幾乎所有由於隨機電荷起伏造成的不必要的信號。
因此，最簡單的測量方案是逐漸地增大兩個A門之間的差動偏壓，並且找出雙SET的逆相關輸出作為單電子隧道效應的信號。的確，這種概念已經展現在量子點單元自動機的環境中，在這種自動機中，將四個量子點的矩形格柵用於在點的極化中存儲信息7。
這種技術的另一種改進是將一個交流調製疊加到使用到A門的直流偏壓上，這調製了導致電子隧道效應的電場。因此，不是試圖檢測一個單隧道效應事件，而是可以觀察在這種頻率的相關雙SET響應，和檢測這種人為的雙原子分子的極化性。如果電子自旋是逆平行的，那麼在兩個電子云之間不存在泡利不相容，並且分子是可極化的。但是，如果電子自旋是對準的，那麼泡利不相容性降低了這個系統的可極化性。因此，可以把一個雙量子點系統的可極化性的交流測量用於讀出電子自旋狀態，同時通過僅在交流調製頻率測量顯著地減小背景噪聲。在射頻操作SET，通過從1/f噪聲佔支配地位的低頻離開，可以進一步降低不必要的噪聲10。
為了測試這種測量構造，設計了圖20所示的一個帶有兩個由隧道結連接的金屬點的裝置，它取代了兩個P原子，並且不帶J門。這種設計比參考文件[7]的量子點單位構造更為緊湊，並且門、Al島和SET的布置與SSQC中單自旋檢測所需的裝置相同。這些裝置是利用上述的相同技術製造的，產生了如圖4所示的裝置。
對於這種測試構造，測量是沿以下的線路進行的。
利用兩個獨立的測量電路分離地監測兩個SET的電導值。然後，調節柱塞門偏壓，以把兩個SET設定在它們的G-Vg特性中最靈敏的點，在這時δG/δVg是最大值。圖21(a)示出了一個雙SET裝置中的一個SET的I-Vg特徵曲線，圖21(b)示出了作為該裝置的Vg的函數的源-漏偏壓的全特徵曲線，從中可以確定點充電能。
然後逐漸地增大控制A門上的直流偏壓，以造成一個電子通過隧道從中央鋁島之一到另一個島。疊加到這個直流偏壓的一個在頻率f的小的交流調製，使得我們能夠將SET的輸出鎖定到這個頻率，消除了背景噪聲。當控制A門建立的電場足夠大，而使得一個電子能夠穿過隧道時，兩個SET的電導將同時在相反的意義上改變，因而一個逆相關測量可以檢測單電荷隧道效應。圖22(a)是一個雙SET裝置的SEM顯微圖，突出了門A1。圖22(b)和(c)是在這個裝置上獲得的數據，數據是以作為門A1上的電壓的函數測量的隧道電流的試驗曲線圖的形式表現的，顯示了看來是出自於跨越耦合的金屬點的隧道結的單電荷的受控遷移的預期結構。
圖23(a)是一個雙SET裝置的顯微圖，突出了門A1和A2。圖23(b)是作為門A1上電壓的函數的、在三個不同柱塞門電壓測量的隧道電流的曲線圖，用一個反向電壓施加到門A2(VA1＝-VA2)以便引入一個跨越雙點結構的場梯度。通過平衡VA1＝-VA2，使在SET見到的平均電位保持近似的恆定，並且將其選擇為這樣一種電平，使得平均電流Iac大約為最大峰值(Imax≈300pA)的一半。當VA1改變時，VA2補償，以保證電流保持大致恆定。但是，改變VA1＝-VA2將導致從一點到另一點的電子隧道效應事件。在圖23(b)中，這些事件作為Iac中的振蕩被觀察到。
對這種測量技術的進一步的改進是連續地調節兩個柱塞門電壓，以將SET在G-Vg特徵曲線中保持在它們的最靈敏點。在這種情況下，與STM測量中的誤差反饋信號類似，測量的輸出信號是柱塞門電壓。
這裡插入了上面文字中使用的參考文件，以作為參考[1]B.E.Kane，Nature393，13(1998). B.E.Kane，Patent Applicatin PCT/AU98/00777. R.Vrijen et al.，Phys.Rev.A62，012306(2000). B.E.Kane，Patent Application PCT/AU98/00778. G.J.Dolan，Appl.Phys.Lett.31，337(1977). T.A.Fulton and G.J.Dolan，Phys.Rev.Lett.59，109(1987). I.Amlani，A.O.Orlov，G.L.Snider and G.H.Bernstein，J.Vac.Sci.Technol.B15，2382(1997). W.Chen and H.Ahmed，Appl.Phys.Lett.62，1499(1993). P.C.Hammel，Z.Zhang，G.J.Moore and M.L.Roukes，J.Low Temp.Phys.101，59(1995). R.J.Schoelkopf，P.Wahlgren，A.A.Kozhevnikov，P.Delsing，D.E.Prober，Science280，1238(1998).
熟悉本領域的人員應當知道，可以對特定實施例中所示的本發明進行多種改變和/或改進，而不脫離概括說明的本發明的精神和範圍。因此，應當在所有方面將這些實施例看成是說明性的而不是限制性的。
權利要求
1.一種製造納米電子電路的方法，包括如下步驟用一個或多於一個的抗蝕劑層塗覆一個半導體基片；將一個第一電路圖形曝光到一個或多於一個的抗蝕劑層中；將一個第二電路圖形曝光到該抗蝕劑層中，從而使這個圖形與前面曝光的圖形交迭；和顯影圖形化的抗蝕劑層，以打開通過它們的僅在圖形相互交迭之處向下延伸到半導體基片表面的孔。
2.根據權利要求1所述的方法，其中在曝光第一電路圖形的步驟之後對該圖形進行顯影。
3.根據權利要求1所述的方法，其中在曝光第一電路圖形的步驟之後用一個或多於一個的附加抗蝕劑層進行塗覆。
4.根據上述權利要求中任何一項所述的方法，進一步包括通過每個孔注入一個離子的步驟。
5.根據上述權利要求中任何一項所述的方法，進一步包括進一步顯影圖形化的抗蝕劑層，以打開孔周圍的半導體基片的更大區域的步驟。
6.根據上述權利要求中任何一項所述的方法，進一步包括通過剩餘抗蝕劑層以不同的角度蒸鍍金屬，以在半導體基片表面上相對於由蒸鍍角度確定的注入離子的位置上建立有源裝置和導電控制門的步驟。
7.根據上述權利要求中任何一項所述的方法，其中一個電路圖形定義了有源裝置和導電控制門的幾何形狀，並且另一個電路圖形定義了要在其上打開用於離子注入的孔的軌跡。
8.根據上述權利要求中任何一項所述的方法，其中兩個電路圖形都是用彼此相同的分辨度和精度寫入的。
9.根據權利要求7或權利要求7和8所述的方法，其中有源裝置和導電門的部分複合圖形是一系列的平行直線，並且其它圖形是一個橫穿其它圖形直線的直線。
10.一種根據權利要求6所述的用於製造適用於固態量子計算機控制和讀出的納米電子電路的方法，使用了一個經過其通過每個孔注入一個或多於一個離子的多層抗蝕劑，和一個用於建立在注入的離子上對齊的有源裝置和控制門的多角度金屬沉積。
11.一種根據權利要求6所述的用於製造適用於固態量子計算機控制和讀出的納米電子電路的方法，其中使用了一個三層抗蝕劑，並且使用了雙角度或三角度金屬沉積。
12.根據權利要求10或權利要求11所述的方法，包括如下步驟用一個第一抗蝕劑塗覆一個半導體基片；將用於離子位置的軌跡的第一圖形寫入到第一抗蝕劑；顯影第一圖形；用第二抗蝕劑塗覆，然後用敏感度低於第二抗蝕劑的第三抗蝕劑塗覆，第二和第三抗蝕劑都使用一種與第一抗蝕劑不同的顯影劑處理；將用於金屬電路的第二圖形寫入到抗蝕劑層，從而使第二圖形疊加到第一圖形之上；部分顯影第二圖形，從而僅在第二和第三抗蝕劑中的定義了第二圖形的位置中打開溝，並且使得僅在第一和第二圖形相互交迭之處打開向下通到矽基片的孔。
13.根據權利要求12所述的方法，包括如下附加步驟通過每個孔注入單個離子。
14.根據權利要求13所述的方法，包括如下附加步驟全部顯影第二圖形，以在第三抗蝕劑下建立一個空穴區。
15.根據權利要求14所述的方法，包括如下附加步驟除去存在於空穴內的第一抗蝕劑的剩餘部分。
16.根據權利要求15所述的方法，包括如下附加步驟通過抗蝕劑層以第一角度蒸鍍金屬。
17.根據權利要求16所述的方法，包括如下附加步驟氧化第一金屬層的表面。
18.根據權利要求17所述的方法，包括如下附加步驟通過抗蝕劑層以第二角度蒸鍍金屬。
19.根據權利要求18所述的方法，包括如下附加步驟通過抗蝕劑層以第三角度蒸鍍金屬。
20.根據權利要求19所述的方法，包括如下附加步驟在溶劑中脫除所有抗蝕劑層，以露出一個完整裝置。
21.根據權利要求20所述的方法，包括如下附加步驟根據需要對表面進行鈍化或玻璃化。
22.根據權利要求21所述的方法，包括如下附加步驟給樣本退火以激活摻雜劑和消除離子束損傷。
23.一種根據上述權利要求中任何一項所述的方法製造的納米電子電路。
全文摘要
用一個或多於一個的抗蝕劑層塗覆一個矽基片。順序曝光第一和第二電路圖形，其中第二圖形與第一圖形交迭。對圖形化抗蝕劑層進行顯影，以打開僅在圖形相互交迭位置向下延伸到基片的孔。這些孔提供了適用於將單個磷離子注入到用於固態量子計算機的基片中的掩模。抗蝕劑層的進一步顯影提供了一個用於對準磷離子的諸如單電子電晶體的納米電子電路的沉積的掩模。
文檔編號H01L21/335GK1449510SQ01814961
公開日2003年10月15日 申請日期2001年8月24日 優先權日2000年8月31日
發明者羅爾夫勃倫納, 蒂羅馬克思布勒, 羅伯特格萊漢姆克拉克, 安德魯史蒂夫德祖瑞克, 亞歷山大魯道夫哈密爾頓, 南希愛琳倫普金, 瑞達帕蒂薩米金儂 申請人:尤尼瑟馳有限公司