薄膜電晶體及其製作方法與流程

2024-03-08 03:30:15

本發明涉及一種薄膜電晶體及其製作方法。
背景技術：
：薄膜電晶體應用於顯示器，通常是當作儲存電容充電或放電的開關。一種常見的薄膜電晶體包括柵極、柵極絕緣層、通道層、歐姆接觸層、源極及漏極。柵極用於開啟或關閉通道層中的電子通道。柵極絕緣層覆蓋柵極以使柵極與通道層彼此絕緣，歐姆接觸層設於通道層上。源、漏極分別設於歐姆接觸層兩端，位於源極與漏極間的歐姆接觸層將會被蝕刻去除而顯露出通道層。其中，源漏極間的通道層作為背通道，需滿足一定的厚度以提供較佳使用特性。然，該結構的薄膜電晶體，在通道層需滿足一定的厚度的情況下，增設的歐姆接觸層會使薄膜電晶體的整體厚度增大，不利於薄型化顯示器的發展。技術實現要素：鑑於此，有必要提供一種厚度較小的薄膜電晶體。一種薄膜電晶體，包括柵極、柵極絕緣層、本徵非晶矽層、源極以及漏極。該柵極絕緣層設於該柵極與該本徵非晶矽層之間使二者彼此絕緣。其中，該本徵非晶矽層包括第一層及第二層，該第二層覆蓋該第一層。該第二層包括非摻雜區域及位於該非摻雜區域兩側的摻雜區域。該源極與該漏極均與該摻雜區域接觸，該非摻雜區域及至少部分該摻雜區域顯露於該源極與該漏極之間。還有必要提供上述薄膜電晶體的製作方法。該方法包括如下步驟：提供基底，並在該基底上依次形成柵極及覆蓋該柵極的柵極絕緣層；在該柵極絕緣層上依次形成第一半導體層及第二半導體層，其中，該第一半導體層及該第二半導體層均為本徵非晶矽材料，該第一半導體層藉由第一沉積速率形成，該第二半導體層藉由速率高於該第一沉積速率的第二沉積速率形成；在該第二半導體層上形成第一光阻層，並圖案化該第一光阻層以形成第一光阻圖案；蝕刻未被該第一光阻圖案覆蓋的該第一半導體層及該第二半導體層以分別形成第一半導體圖案層及第二半導體圖案層；去除該第一光阻圖案的兩側以露出部分所述第二半導體圖案層，剩餘的該第一光阻圖案形成第二光阻圖案；對未被第二光阻圖案覆蓋的該第一半導體圖案層及該第二半導體圖案層進行摻雜處理，該第一半導體圖案層被摻雜的部分及該第二半導體圖案層共同形成第一層，從而該第一層包括摻雜區域及非摻雜區域，該第一半導體圖案層未被摻雜的部分形成第二層；去除該第二光阻圖案；以及在所述摻雜區域上形成彼此分離的源極與漏極，該非摻雜區域及至少部分該摻雜區域顯露於該源極與該漏極。還有必要提供一種薄膜電晶體的製作方法。該方法包括如下步驟：提供基底，並在該基底上依次形成柵極及覆蓋該柵極的柵極絕緣層；在該柵極絕緣層上依次形成第一半導體層及第二半導體層，其中，該第一半導體層及該第二半導體層均為本徵非晶矽材料，該第一半導體層藉由第一沉積速率形成，該第二半導體層藉由速率高於該第一沉積速率的第二沉積速率形成；在該第二半導體層上形成第一光阻層，並圖案化該第一光阻層以形成第一光阻圖案；蝕刻未被該第一光阻圖案覆蓋的該第一半導體層及該第二半導體層以分別形成第一半導體圖案層及第二半導體圖案層；去除該第一光阻圖案；在基底上形成覆蓋該第二半體圖案層的第三光阻層，並圖案化該第三光阻層以形成第四光阻圖案；對未被該第四光阻圖案遮蓋的該第一半導體圖案層及該第二半導體圖案層進行摻雜處理，該第一半導體圖案層被摻雜的部分及該第二半導體圖案層共同形成第一層，從而該第一層包括摻雜區域及非摻雜區域，該第一半導體圖案層未被摻雜的部分形成第二層；去除該第四光阻圖案；以及在所述摻雜區域上形成彼此分離的源極與漏極，該非摻雜區域及至少部分該摻雜區域顯露於該源極與該漏極。相較於現有技術，本發明所提供的薄膜電晶體及其製作方法，對材質為本徵非晶矽層進行部分摻雜以形成摻雜區及非摻雜區域，源極、漏極與摻雜區域接觸，非摻雜區域及部分摻雜區域顯露於源極與漏極之間，與源漏極接觸的摻雜區域充當歐姆接觸層的作用，從而無需額外設置歐姆接觸層，得以降低該薄膜電晶體的整體厚度，而利於顯示器的薄型化發展。附圖說明圖1系本發明所提供的薄膜電晶體的結構剖面圖。圖2系本發明第一較佳實施方式的薄膜電晶體的製作方法流程圖。圖3至7系圖2中各步驟流程的剖視圖。圖8系本發明第二較佳實施方式的薄膜電晶體的製作方法的流程圖。圖9至13系圖8中各步驟流程的剖視圖。主要元件符號說明薄膜電晶體100柵極110柵極絕緣層120本徵非晶矽層160第一半導體層13第一半導體圖案層130第一層131第二半導體層14第二半導體圖案層140第二層141摻雜區域1411非摻雜區域1412第二金屬層15源極151漏極152第一光阻圖案11，12第二光阻圖案21第二光阻層30第三光阻圖案31第三光阻層40第四光阻圖案41基底200如下具體實施方式將結合上述附圖進一步說明本發明,其中，本發明以底柵極型薄膜電晶體為例進行說明。具體實施方式下面結合附圖將對本發明實施方式作進一步的詳細說明。請參閱圖1，本發明所提供的薄膜電晶體100的結構剖面圖。所述薄膜電晶體100形成於一基底200上，該薄膜電晶體100包括柵極110、柵極絕緣層120、本徵非晶矽層160、源極151以及漏極152。該柵極110位於該基底200上，該柵極絕緣層120覆蓋在該基底200及該柵極110上，該本徵非晶矽層160設於柵極絕緣層120遠離該基底200的一側且位於與該柵極110相對應的位置。該柵極絕緣層120用於使該柵極110與該本徵非晶矽層160、該源極151及該漏極152相絕緣。該本徵非晶矽層160進一步包括一第一層131與一第二層141，該第二層141覆蓋該第一層131的頂面及兩側。該第二層141包括摻雜區域1411及非摻雜區域1412，該摻雜區域1411形成於該第二層141的兩端，該非摻雜區域1412形成於該第二層141上表面的中部。該源極151及該漏極152分別覆蓋該摻雜區域1411，且該源極151與該漏極152彼此分離設置，該非摻雜區域1412顯露於該源極151與該漏極152之間，並且該摻雜區域1411至少有部分亦顯露於該源極151與該漏極152之間。該非摻雜區域1412兩相對側分別距該源極151及該漏極152間具有一定距離。該摻雜區域1411與該非摻雜區域1412遠離該第一層131的一側平齊，即該摻雜區域1411與該非摻雜區域1412的頂面在同一水平面。其中，該第一層131藉由第一沉積速率形成，該第二層141至少與該源極151及該漏極152接觸的部分由第二沉積速率形成，該第二沉積速率高於該第一沉積速率。本實施方式中，該第二層141均由該第二沉積速率形成。在其他實施方式中，也可以是，該第二層141的下層由該第一沉積速率形成，其上層由第二沉積速率形成。該第一沉積速率介於4~8A/s，該第二沉積速率介於20~30A/s，且該第一層131的厚度介於200~400A，該第二層141的厚度大於0但小於500A。本實施方式中，該第一層131的厚度大於該第二層141的厚度，該第二層141的厚度為300A。該第一層131與該第二層141的材質均採用本徵非晶矽。請參閱圖2~7，圖2系本發明第一較佳實施方式的薄膜電晶體100的製作方法流程圖。圖3~7系圖2中各步驟流程的剖視圖。該方法步驟將在下文進一步陳述，需要說明的是，為方便說明，下文中與上述結構相同的部件沿用上述標號。步驟S201，請首先參照圖3，提供基底200，並在該基底200上依次形成柵極110及覆蓋該柵極110的柵極絕緣層120。步驟S202，請再次參照圖3，在該柵極絕緣層120上依次形成第一半導體層13及第二半導體層14，該第一半導體層13藉由第一沉積速率形成，該第二半導體層14藉由第二沉積速率形成，該第二沉積速率高於該第一沉積速率。其中，該第一半導體層13及該第二半導體層14均由本徵非晶矽形成。其中，該第一沉積速率介於4~8A/s，該第二沉積速率介於20~30A/s，且該第一半導體層13的厚度介於20~400A，該第二半導體層14的厚度大於0但小於500A。本實施方式中，該第一半導體層13的厚度大於該第二半導體層14的厚度。步驟S203，請進一步參照圖4，在該第二半導體層14上形成第一光阻層（未圖標），並圖案化該第一光阻層以形成第一光阻圖案11，接著蝕刻未被該第一光阻圖案11覆蓋的該第一半導體層13及該第二半導體層14以分別形成第一半導體圖案層130及第二半導體圖案層140。具體地，可通過灰階掩膜，例如為半色調掩膜對該第一光阻層進行曝光顯影從而形成呈中間厚兩側薄的結構的該第一光阻圖案11。在一變更實施方式中，也可以利用具有均勻透光率的掩摸對該第一光阻層進行曝光顯影以形成第一光阻圖案12，此時該第一光阻圖案12具有均勻的厚度，如圖7所示。步驟S204，接著，去除該第一光阻圖案11較薄的兩側以露出部分所述第二半導體圖案層140，剩餘的該第一光阻圖案11的中間部分形成第二光阻圖案21。具體地，藉由氧氣（O2）或臭氧（O3）灰化處理去除該第一光阻圖案11中較薄的兩側，從而顯露出所述第二半導體圖案層140的兩側。可以理解，當該第一光阻圖案11採用均勻透光率的掩膜形成時，本步驟中為去除該第一光阻圖案11的兩側部分，並保留中部分以形成第二光阻圖案21。步驟S205，請進一步參照圖5，對未被第二光阻圖案21覆蓋的該第一半導體圖案層130及該第二半導體圖案層140進行摻雜處理，以形成第一層131及第二層141。具體地，該第二半導體圖案層140被該第二光阻圖案21覆蓋的區域形成該非摻雜區域1412，剩餘部分均被進行摻雜處理從而與該第一半導體圖案層130被摻雜的區域共同形成該摻雜區域1411。該摻雜區域1411及該非摻雜區域1412共同形成該第一層131，該第一半導體圖案層130未被摻雜的部分形成該第二層141。該對該第一半導體圖案層130及該第二半導體圖案層140進行摻雜處理的深度不小於該第二半導體圖案層140的厚度，但小於該第一半導體圖案層130與該第二半導體圖案層140的厚度之和。該摻雜處理方式可採用離子注入方式、離子體處理方式或其他方式，摻雜的物質可以選用磷或硼。本實施方式通過離子注入方式摻雜磷。步驟S206，請再一次參照圖5，去除該第二光阻圖案21。步驟S207，請進一步參照圖6，在所述柵極絕緣層120、所述第一層131上形成彼此分離的源極151與漏極152，該源極151與該漏極152均與該摻雜區域1411接觸，該非摻雜區域1412及部分該摻雜區域1411顯露於該源極151與該漏極152之間，得到如圖1所示的薄膜電晶體100。具體地，首先，在所述柵極絕緣層120、所述第一層131及所述第二層141上形成第二金屬層15及第二光阻層30。接著，圖案化該第二光阻層30以形成第三光阻圖案31。然後，蝕刻去除未被該第三光阻圖案31覆蓋的第二金屬層15以形成所述源極151及所述漏極152，並去除該第三光阻圖案31，得到如圖1所示的薄膜電晶體100。請參閱圖8~13，圖8系本發明第二較佳實施方式的薄膜電晶體100的製作方法流程圖。圖9~13系圖8中各步驟流程的剖視圖。該方法步驟將在下文進一步陳述，需要說明的是，為方便說明，下文中與上述結構相同的部件沿用原來的標號。步驟S801，請首先參照圖9，提供基底200，並在該基底200上依次形成柵極110及覆蓋該柵極110的柵極絕緣層120。步驟S802，請再次參照圖9，在該柵極絕緣層120上依次形成第一半導體層13及第二半導體層14，該第一半導體層13藉由第一沉積速率形成，該第二半導體層14藉由第二積速率形成，該第二沉積速率高於該第一沉積速率。其中，該第一半導體層13及該第二半導體層14均由本徵非晶矽形成。其中，該第一沉積速率介於4~8A/s，該第二沉積速率介於20~30A/s，且該第一半導體層13的厚度介於20~400A，該第二半導體層14的厚度大於0但小於500A。本實施方式中，該第一半導體層13的厚度大於該第二半導體層14的厚度。步驟S803，請進一步參照圖10，在該第二半導體層14上形成第一光阻層（未圖標），並圖案化該第一光阻層以形成第一光阻圖案12，接著蝕刻未被該第一光阻圖案12覆蓋的該第一半導體層13及該第二半導體層14以分別形成第一半導體圖案層130及第二半導體圖案層140。步驟S804，請再次參照圖10，去除該第一光阻圖案12。步驟S805，請進一步參照圖11，在基底200上形成覆蓋該柵極絕緣層120、該第一半導體圖案層130及該第二半導體圖案層140的第三光阻層40，並圖案化該第三光阻層40使該第一半導體圖案層130及該第二半導體圖案層140的兩側顯露出來，該第三光阻層40圖案後形成第四光阻圖案41。其中，該第四光阻圖案41可與該第二光阻圖案21具有相同的結構形狀。步驟S806，請參照圖12，對未被該第四光阻圖案41遮蓋的該第一半導體圖案層130及該第二半導體圖案層140進行摻雜處理以形成第一層131及第二層141。具體地，該第二半導體圖案層140被該第四光阻圖案41覆蓋的區域形成該非摻雜區域1412，剩餘部分均被進行摻雜處理從而與該第一半導體圖案層130被摻雜的區域共同形成該摻雜區域1411。該摻雜區域1411及該非摻雜區域1412共同形成該第一層131。該第一半導體圖案層130未被摻雜的部分形成該第二層141。對該第一半導體圖案層130及該第二半導體圖案層140進行摻雜處理的深度不小於該第二半導體圖案層140的厚度，但小於該第一半導體圖案層130與該第二半導體圖案層140的厚度之和。該摻雜處理方式可採用離子注入方式、離子體處理方式或其他方式，摻雜的物質可以選用磷或硼。本實施方式通過離子注入方式摻雜磷。步驟S807，請再次參照圖12，去除該第四光阻圖案41。步驟S808，請進一步參照圖13，在所述柵極絕緣層120、所述第一層131上形成彼此分離的源極151與漏極152，該源極151與該漏極152均與該摻雜區域1411接觸，該非摻雜區域1412及部分該摻雜區域1411顯露於該源極151與該漏極152之間，得到如圖1所示的薄膜電晶體100。具體地，首先，在所述柵極絕緣層120、所述第一層131及所述第二層141上形成第二金屬層15及第二光阻層30。接著，圖案化該第二光阻層30以形成第三光阻圖案31。然後，蝕刻去除未被該第三光阻圖案31覆蓋的第二金屬層15以形成所述源極151及所述漏極152，並去除該第三光阻圖案31，得到如圖1所示的薄膜電晶體100。由於該第一層131及該第二層141採用不同的沉積速率形成，其中，位於該第一層131與源極151及漏極152之間的第二層141主要由速率較高的第二沉積速率形成，其電阻率大，可降低電子遷移率，使得當薄膜電晶體100處於關閉狀態時，起到降低漏電流，從而改善電氣特性的作用。而與該源漏極151、152接觸的部分經過摻雜處理，適當降低了接觸阻抗，使不會影響開啟時的通道電流與截流子遷移率，該摻雜區域1411充當歐姆接觸層的作用，從而無需額外設置歐姆接觸層，得以降低該薄膜電晶體100的整體厚度，有利於顯示器的薄型化發展。以上實施例僅用以說明本發明的技術方案而非限制，儘管參照較佳實施例對本發明進行了詳細說明，本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改或等同替換，而不脫離本發明技術方案的精神和範圍。當前第1頁1&nbsp2&nbsp3&nbsp