形成具有縮小的字線間距的快閃單元陣列的方法
2024-03-23 11:14:05
專利名稱：形成具有縮小的字線間距的快閃單元陣列的方法
技術領域：
本發明是涉及一種快閃記憶體裝置和製造所述裝置的方法。
背景技術：
NAND(反及)型EEPROM(電可擦除可編程只讀存儲器)或快閃記憶體已被開發以用於可攜式音樂播放器、行動電話、數位相機等的固態大量儲存應用，且其已被認為是硬碟驅動器(HDD)的替代品。因此，希望這些裝置具有更大的容量、更低的成本和用於小型化、增加處理速度的縮小的單元大小。
通常設計NAND裝置結構使得(1)每一個存儲器單元利用一個具有浮動柵極和控制柵極的電晶體；和(2)在設置於基底上的存儲器單元陣列與相應的位線之間提供單一的接觸窗(contact)。因此，如與傳統的EEPROM相比，儘管單元間隔通常由選定的光刻(photolithography)工藝所限制，但縮小了存儲器單元所佔據的面積，並可提高集成密度。
美國專利5,050,125號(以下簡稱『125專利)揭示了一種非易失性半導體存儲器，其中每一位線包含一串快閃記憶體單元陣列(如『125專利的圖4的橫截面圖所示)。單元大小或面積由浮動柵極和相鄰的絕緣區域的寬度(圖4中的X方向)及相關聯的控制柵極和相鄰的絕緣區域的寬度(Y方向)所界定，即由浮動柵極與控制柵極所需的重疊面積所界定。『125專利的每一單元的單元大小不能縮小到約4F2-5F2以下，其中「F」為光刻成像的最小尺寸，即可由『125專利的製造工藝中使用的光刻(photolithography)技術獲得的最小特徵尺寸(featuresize)或線寬。目前所知最小特徵尺寸約為90nm。結論假設浮動柵極的最小寬度約為1F，且浮動柵極陣列中相鄰的浮動柵極之間的間隔的最小寬度也約為1F，同時控制柵極的最小寬度約為1F，且相鄰的控制柵極之間的最小間隔約為1F，意味著每一單元在X方向至少佔據最小值2F，且在Y方向至少佔據最小值2F到2.5F。
Haspeslagh的美國專利6,580,120號提出了一種具有縮小的字線間距的裝置，但利用了複雜的多組字線形成工藝。
因此，希望利用可容易地集成的工藝來增加快閃記憶體陣列的集成密度。
發明內容
一種形成NAND快閃記憶體裝置的方法包含在基底上形成控制柵極多晶矽層；在所述控制柵極多晶矽層上形成掩膜層，所述掩膜層包括界定快閃記憶體裝置的數個間隔的字線的掩膜圖案，所述字線彼此間隔一段小於最小特徵尺寸的距離，所述最小特徵尺寸可由用於形成至少一部分所述掩膜層圖案的選擇的光刻工藝所成像；和通過掩膜層蝕刻控制柵極多晶矽層。
為讓本發明之上述和其它目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合附圖，作詳細說明如下。
圖1為具有數個NAND存儲器單元的快閃記憶體的一部分電路圖。
圖2為一示範性存儲器裝置的單元串的橫截面圖，其顯示出字線間隔。
圖3A～3F說明一製造圖2的結構的示範性方法。
圖4A～4D說明一製造SONOS存儲器單元結構的步驟。
主要元件標記說明BL0、BL1位線WL0、WL1、WL2、...、WLn字線
SSL、GSL選擇線Mnm存儲器單元SL0、SL1、GSL0、GSL1選擇電晶體10基底12三井區域14植入區域16柵極介電層18存儲器單元20a、20b選擇電晶體22、122浮動柵極24、32、34、124絕緣層26、126控制柵極28、128矽化物層30插塞36導電位線38介層窗130、130′、134氧化物掩膜132SiN層132′間隙壁200ONO層202、206絕緣層204儲存層F、X尺寸
具體實施例方式
參照圖1，所示為電可擦除可編程只讀存儲器(EEPROM)，包含形成於晶片基底上的存儲器單元陣列。如所屬技術領域的技術人員將認識到，圖1為一NAND快閃記憶體陣列的一部分的電路圖。譬如行和列解碼器、感測電路和其它控制電路的各種元件均未表示，以避免使本發明的揭示變得模糊不清。然而，這些組件是所屬技術領域的技術人員所熟知的。
存儲器陣列包括數個連接到存儲器單元Mnm且平行的位線BL0、BL1、...、BLm，其中「n」表示存儲器陣列中單元位置的列數，且「m」表示其行數。平行的字線WL0、WL1、WL2、...、WLn絕緣形成於基底上，以便為形成於每一單元位置上的快閃記憶體單元Mnm形成控制柵極。選擇電晶體SL0、SL1等和GSL0、GSL1等形成於位線BL的各端。
將一示範性存儲器陣列劃分為很多存儲器「區塊」。每一區塊具有若干「頁」。一頁具有很多存儲器「單元」。例如，1Gb的存儲器具有1024個區塊，且一個區塊具有64頁。每一頁具有2K字節(即16K位)。一字線含有一頁或多頁。在位線方向上每一區塊提供一個單元串或兩個單元串。一個單元串具有16位、32位或64位。譬如以下所討論的SONOS存儲器單元的情況下，一個單元儲存一個位，或儲存兩個位。
在一實施例中，編程、擦除和讀取操作條件如下
在這一編程/擦除方法中，將Fowler-Nordheim(FN)穿隧用於NMOS NAND快閃記憶體單元的編程和擦除。在編程期間，將一較高的正電壓施加於選擇的單元的字線上。將一中電壓施加到未選擇的字線上以打開這些單元。將接地電壓或0V施加到位線以寫入數據「0」，而施加VCC以寫入數據「1」。將0V傳送到選擇的單元的通道，執行FN穿隧以將電子從通道注入到浮動柵極。當數據為「1」時，字線電壓將通道連接起來，且存在可忽略的FN穿隧電流，因此單元未被編程。對於擦除而言，以高電壓偏壓所述單元的P型井，並將選擇區塊中的所有字線接地。電子從浮動柵極FN穿隧到P型井基底。
圖2為單元串的側橫截面圖。所述單元串包括選擇電晶體20a、20b，其中數個NMOS浮動柵極快閃單元電晶體18形成於選擇電晶體20a、20b之間。儘管選擇電晶體20a、20b顯示為雙柵電晶體，但也可如圖1所示使用單柵電晶體。
在一實施例中，基底10包含p型摻雜矽基底，而p型摻雜矽基底具有形成於其中單元陣列區域中的三井(triple well)區域12。所述三井包括圍繞p型井的n型井。例如，替代實施例可利用n型摻雜的基底和替代井設置。儘管本文已結合NMOS快閃記憶體單元進行了描述，但所述存儲器單元也可包含形成於p型基底上的PMOS單元。柵極介電層16熱生長於基底10上，且較佳地包含形成為厚度在約70～110之間的SiO2。源極/漏極植入區域較佳地為N+植入區域14，其形成於單元18之間，且形成於單元18與選擇電晶體20a、20b之間。在一實施例中，N+植入區域14包含濃度約為1×1018到5×1019atoms/cm3的砷或磷的摻質。
每一單元18包含形成於柵極介電層16上的導電浮動柵極22，較佳地包含具有厚度約300～1000之間的多晶矽層，且更佳地約500的多晶矽層。介電層24形成於浮動柵極22上並包含熱氧化層，譬如形成為厚度約110～140的SiO2，或具有約110～140之間的有效氧化物厚度的ONO(氧化物/氮化物/氧化物)層。可使用LPCVD(低壓化學氣相沉積)工藝沉積所述ONO層，其具有從SiH2CL2/O2氣體沉積約20厚度的頂部氧化層，具有從SiH2CL2/O2氣體沉積約40厚度的底部氧化層，且具有從SiH2CL2/N2氣體沉積約80厚度的SiN層。控制柵極26形成自若干平行單元串共用的字線，且控制柵極26形成於介電層24上，且較佳地包含具有約700～1000之間厚度的多晶矽層28。矽化物層28較佳地包含鎢(W)矽化物層，可視情況形成於控制柵極/字線26上。
平坦化絕緣層32形成於所述單元串上，其可包含一個或一個以上個別介電層。通過介電層32形成連接開口(hole)並以多晶矽插塞30填充，以與選擇電晶體20電連接。導電位線36，例如包含鎢(W)，其形成於第二絕緣層34上，並通過導電介層窗(via)38連接到多晶矽插塞30。
所屬技術領域的技術人員將顯而易見，當控制柵極26和矽化物層28(當有其存在時)形成如圖1中所示橫過若干單元串的字線時，每一單元的浮動柵極22和介電層24由絕緣層圍繞，而此絕緣層將個別單元串中的單元彼此分離並與相鄰的單元串的單元分離。
如圖2所示，每一電晶體單元18具有通道長度F，其由用於形成存儲器陣列圖案的光刻工藝所能成像的最小尺寸界定。每一選擇電晶體20a與20b較佳地具有長度2F(以避免擊穿問題、最小化源極到漏極的漏電流等)，並與各自的插塞30間隔距離F。每一插塞具有間距2F。重要的是，每一浮動柵極單元18與相鄰的浮動柵極單元18間隔一段小於「F」的距離「X」，並與相鄰的選擇電晶體20(對於末端單元18而言)間隔此距離。總的單元串長度等於8F+mF+(m+1)X，其中「m」為單元串中單元的總數，通常為16、32或64。在一實施例中，X等於0.03μm且F等於0.09μm並存在16個單元，故總的單元串長度僅為24F+(17/3)F＝29.7F。如在現有技術中，如果X等於F，那麼總的單元串長度將為41F。另外，再假設X等於1/3F，所述單元大小約為(F+X)2F(或約(2.66F2))而非4-5F2。
參照圖3A～3F描述了一種形成圖2的緊密間隔的字線結構的示範性方法。圖3A～3F說明用於創造存儲器結構的前段(front-end-of-line，FEOL)工藝步驟。在這裡沒有討論用於形成尋址個別存儲器單元所需的內連線電路的工藝步驟，即形成諸如接觸窗、介層窗、金屬線和相應的絕緣層的後段(back-end-of-line，BEOL)工藝。
參照圖3A，首先在柵極介電層16上形成用於形成個別存儲器單元電晶體的材料堆疊。具體地說，將浮動柵極多晶矽層122沉積為厚度在約300～1000之間。接著，在多晶矽層122上形成ONO介電層124。接著，將控制柵極多晶矽層126沉積為厚度在約700～1000之間。最後，沉積或形成鎢矽化物層128於控制柵極多晶矽層126上，使其厚度約為300。
參照圖3B，沉積第一氧化層或將其形成於矽化物存儲器單元堆疊(即，層122、124、126、128)上，並將其圖案化和蝕刻以形成被間隔以界定第一組間隔字線和存儲器單元的第一組氧化物掩膜130。在一實施例中，氧化物掩膜130的厚度在約900～1500之間，且更佳地約為1000。氧化物掩膜130由使用光刻工藝所成像的光刻膠掩膜來圖案化和蝕刻的氧化層形成，其中「F」為可成像的最小尺寸。每一掩膜130具有寬度F。接著，將SiN層132沉積於所述結構上，即沉積於氧化物掩膜130和矽化物層128上。譬如通過低壓化學氣相沉積(LPCVD)工藝將SiN層132沉積為厚度小於F，且在一實施例中約為300。在實施例中，氧化物掩膜130區彼此間隔一段距離F+2X，其中X為圖2中所示字線之間的距離。所述距離確實由光刻工藝界定，且其可將特徵尺寸界定為小至F。
參照圖3C，移除SiN層132的部分而保留氧化物掩膜130側壁上的SiN側壁間隙壁132′。端點檢測可用於監控所述蝕刻工藝。在一示範性實施例中，可將一使用Ar/CF4反應氣體的各向異性幹蝕刻工藝用於蝕刻SiN層132。當檢測到氧化層130時停止所述蝕刻工藝。因為所述氧化物厚於形成於其間的SiN，所以一旦檢測到所述氧化物則相鄰的所述氧化物部分的SiN層132就僅剩餘一部分。SiN間隙壁132′具有等於「X」的厚度，其為字線間之間隔，而約與層132的沉積厚度相同。
參照圖3D，接著將第二氧化層(圖中未表示)沉積於圖3C的結構上填充間隙壁132′之間的開口間隔，並將其回蝕以保留第二組間隔氧化物掩膜134。氧化物掩膜130繼續存在，但將其指定為130′，因為在通過第二氧化層暴露間隙壁132′期間其可被稍微蝕刻。每一氧化物部分130′、134具有等於F的寬度，並通過寬度等於X的間隙壁132′與相鄰的氧化物部分間隔開，其中X小於F。層130′和134共同形成氧化物掩膜，以用於形成間隔的字線和存儲器單元。儘管只顯示了11個氧化物掩膜部分，但應了解可提供16、32或64個部分來用於形成單元串中的字線數，且可提供額外氧化物部分來用於形成選擇電晶體(圖中未表示)。
在替代實施例中，掩膜130、134由SiN形成，且層132(且因此間隙壁132′)由氧化物形成。
參照圖3E，移除SiN間隙壁132′，並將圖3D的氧化物掩膜層用於蝕刻穿透層122、124、126和128，以形成圖2的間隔存儲器單元18，其具有寬度F且彼此間隔一段距離X。可將使用Ar/CF4反應溶液的幹蝕刻工藝用於移除SiN間隙壁132′。可將使用Cl2/HBr溶液的幹蝕刻工藝用於蝕刻控制柵極多晶矽層126，且可將相同的溶液用於蝕刻矽化物層128。可將使用CHF3/CHF4/He溶液的幹蝕刻工藝用於蝕刻ONO介電層124。最後，可將使用Cl2/HBr溶液的幹蝕刻工藝用於蝕刻浮動柵極多晶矽層122。
如圖3F所示，如以蝕刻工藝移除掩膜部分130′和134，並將植入區域14形成於基底10中相鄰的且在其間的個別存儲器單元18。
也可將替代編程/擦除方法用於圖1的存儲器單元陣列，所述方法通過BTBT(能帶間穿隧)利用熱空穴注入以在編程期間移除所儲存的電子。穿隧發生在源極/漏極(S/D)接面與穿隧氧化物的交叉點。對n+S/D到基底接面反偏壓至一定程度，使得發生軟擊穿或齊納(Zener)擊穿。當電子在S/D和交叉點從價帶穿隧到導帶時，所述pn接面具有電流。空穴產生於價帶中，且浮動柵極通過在控制柵極上施加負電壓而吸引空穴。所述控制柵極上的負電壓也增強了BTBT電流。如果沒有編程所存取的單元，那麼以0V偏壓位線，且不反偏壓S/D接面。在此條件下沒有BTBT穿隧電流。通過使選擇區塊中的所有單元具有更高的臨界值來執行擦除。在擦除期間，電子通過FN穿隧從通道穿隧到浮動柵極。以下表格中總結了編程、擦除和讀取條件。
熱空穴注入產生陷入穿隧氧化層的空穴，並可降低編程-擦除耐久特性。空穴型陷阱位於漏極接面邊緣附近，其影響用於編程的通道熱電子注入。現有的空穴型陷阱將降低漏極附近的電場，並使得熱電子效率較差。然而，因為所述擦除於整個穿隧氧化物區域由FN穿隧完成，因此，在以上所提出的編程方法中這一機制的影響較低。儘管這一機制在NOR快閃記憶體中可引起幹擾，但其在NAND快閃記憶體中不會引起幹擾。未選擇的字線具有高電壓以使位線電壓通過。未選擇的字線上的單元不具有BTBT幹擾。未選擇的區塊也具有選擇電晶體以保護所述單元。所述位線電壓不能傳送到所述單元。為確保S/D接面被反偏壓，因此S/D需要正偏壓。所述偏壓來自位線。假設例如選擇WL2並對單元編程。WL0和WL1是在選擇的字線與位線之間未選擇的字線。將WL0、WL1和SSL拉到10V。將WL2設定為-5V。位線上的7V偏壓將通過到WL1與WL2之間的S/D區域。所述S/D區域將具有BTBT穿隧電流。經負偏壓的WL2將空穴吸引到這一單元的浮動柵極。由於WL2被負偏壓且偏壓低於擦除狀態的Vth，因此所述單元關閉。因此，所述7V偏壓將不通過到WL3和其它字線。
圖4A～4D說明以上結合圖3A～3F而描述的工藝，其適用於例如Haspeslagh的美國專利第6,580,120號中所描述的SONOS(矽/ONO/矽)存儲器單元的形成，所述專利以引用的方式全文併入本文中。在圖4A～4D中，與圖3A～3F中類似的元件符號指的是類似的結構。
如圖4A中所示，ONO層200形成於基底10上。ONO層200較佳地具有有效氧化物厚度，其約在110～140之間。層200包含第一絕緣層202、儲存層204和第二絕緣層206。可使用LPCVD(低壓化學氣相沉積)工藝沉積所述ONO層，其具有從SiH2CL2/O2氣體沉積約20厚度的頂部氧化層206，具有從SiH2CL2/O2氣體沉積約40厚度的底部氧化層202，且具有從SiH2CL2/N2氣體沉積約80厚度的SiN儲存層204。
剩餘工藝與以上結合圖3A～3F所描述的基本上相同。將控制柵極多晶矽層126形成於層200上。視情況形成矽化物層128，之後形成第一組間隔的氧化物掩膜130和SiN層132。
參照圖4B，蝕刻SiN層132以形成SiN間隙壁132′。在圖4C中，沉積並蝕刻第二氧化層以暴露SiN間隙壁132′，留下第二組間隔的氧化物掩膜134。如圖4D中所示，移除所述SiN間隙壁132′，並接著將所述掩膜組用於蝕刻穿透矽化物層128和頂部多晶矽層126。
在實施例中，圖4D表示最終的單元結構，儘管所示的掩膜部分130′和134被移除。在替代實施例中，從ONO層200到基底10繼續蝕刻工藝。在此替代實施例中，形成植入區域(如以上圖3F中所示)並將FN穿隧用於進行編程/擦除。以下表格中顯示了用於植入實施例的編程/擦除/讀取條件以用於NMOS單元。
如果不存在植入區域，那麼將源極側注入(source side injection)用於進行編程，並將FN穿隧用於擦除。以引用的方式全部併入本文中的美國專利第6,580,120號中描述了所述編程/擦除方法。『120專利中也描述了一示範性讀取條件。
綜上所述，在本發明提出一種形成具有縮小的間隔的字線及其形成單元的方法，此方法具有較佳集成的工藝。縮小的單元間隔改善集成密度，藉此縮小裝置大小和/或容量。
雖然本發明已以較佳實施例披露如上，然其並非用以限定本發明，任何所屬技術領域的技術人員，在不脫離本發明之精神和範圍內，當可作些許之更動與改進，因此本發明之保護範圍當視權利要求所界定者為準。
權利要求
1.一種形成反及快閃記憶體裝置的方法，其特徵是包含以下步驟在基底上形成控制柵極多晶矽層；在所述控制柵極多晶矽層上形成掩膜層，其中所述掩膜層包括界定所述反及快閃記憶體裝置的數個間隔的字線的掩膜圖案，所述字線彼此間隔一定距離且所述距離小於最小特徵尺寸，所述最小特徵尺寸由用於形成至少一部分所述掩膜圖案的選擇的光刻工藝所成像；和通過所述掩膜層蝕刻所述控制柵極多晶矽層。
2.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是所述掩膜層形成步驟包含以下步驟在所述控制柵極多晶矽層上形成第一層，並使用所述光刻工藝圖案化所述第一層以形成第一組間隔的掩膜部分，所述第一組間隔的掩膜部分界定第一組間隔的字線；在所述第一組間隔的掩膜部分的側壁邊緣上形成間隙壁；在所述間隙壁之間形成第二層，所述第二層界定第二組間隔的字線；和移除所述間隙壁，藉此形成界定所述數個間隔的字線的所述掩膜圖案。
3.根據權利要求2所述的形成反及快閃記憶體裝置的方法，其特徵是所述間隙壁包含氮化矽且所述第一和第二層包含氧化物，或所述第一和第二層包含氮化矽且所述間隙壁包含氧化物。
4.根據權利要求3所述的形成反及快閃記憶體裝置的方法，其特徵是所述間隙壁形成步驟包含以下步驟將間隙壁層沉積在所述第一層上和所述第一組間隔的掩膜部分之間；和從所述第一層上及所述第一組間隔的掩膜部分之間蝕刻所述間隙壁層以形成所述間隙壁。
5.根據權利要求2所述的形成反及快閃記憶體裝置的方法，其特徵是所述第二層形成步驟包含以下步驟將所述第二層沉積於所述基底上，包括所述第一層和所述間隙壁上；和蝕刻所述第二層以暴露所述間隙壁。
6.根據權利要求5所述的形成反及快閃記憶體裝置的方法，其特徵是所述第一層具有約1000的厚度，且所述間隙壁具有約300的厚度。
7.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是在所述蝕刻步驟之後還包含在所述間隔的字線之間的所述基底中形成植入區域的步驟。
8.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是所述控制柵極多晶矽層形成於氧化物/氮化物/氧化物層上。
9.根據權利要求7所述的形成反及快閃記憶體裝置的方法，其特徵是所述氧化物/氮化物/氧化物層具有約在110～140之間的有效氧化物厚度。
10.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是還包含在所述控制柵極多晶矽層上形成矽化物層的步驟。
11.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是還包含以下步驟在所述基底中的活性區域上形成浮動柵極多晶矽層；和在所述浮動柵極多晶矽層上形成介電層，其中所述蝕刻步驟包含蝕刻所述浮動柵極多晶矽層和所述介電層的步驟。
12.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是還包含以下步驟在所述基底上形成第一絕緣層；在所述第一絕緣層上形成儲存層；在所述儲存層上形成第二絕緣層，其中在所述第二絕緣層上形成所述控制柵極多晶矽層。
13.根據權利要求1所述的形成反及快閃記憶體裝置的方法，其特徵是所述掩膜層包含氧化物。
14.一種形成反及快閃記憶體裝置的方法，其特徵是包含以下步驟在基底上形成介電層；在所述介電層上形成多晶矽控制柵極層；在所述多晶矽控制柵極層上沉積第一掩膜層；蝕刻所述第一掩膜層以形成第一組間隔的掩膜部分且所述第一組間隔的掩膜部分界定第一組間隔的字線，每一掩膜部分具有一定寬度且所述寬度取決於由選擇的光刻工藝所成像的最小特徵尺寸，相鄰的掩膜部分間隔一定距離且所述距離大於所述最小特徵尺寸並小於所述最小特徵尺寸的兩倍；形成第二組間隔的掩膜部分且所述第二組間隔的掩膜部分界定第二組間隔的字線，所述第二組間隔的掩膜部分中個別的掩膜部分設置在所述第一組掩膜部分相鄰的掩膜部分之間，其中所述第二組間隔的掩膜部分中個別的掩膜部分設置為與所述第一組掩膜部分相鄰的掩膜部分相距一定距離且所述距離小於所述最小特徵尺寸；和通過所述第一和第二組間隔的掩膜部分蝕刻所述多晶矽控制柵極層。
15.根據權利要求14所述的形成反及快閃記憶體裝置的方法，其特徵是還包含以下步驟在所述第一組間隔的掩膜部分上形成犧牲層；蝕刻所述犧牲層以在所述第一組間隔的掩膜部分的側壁上形成間隙壁；在所述第一組間隔的掩膜部分和間隙壁上形成掩膜材料層；蝕刻所述掩膜材料層以暴露所述第一組間隔的掩膜部分，其中所述掩膜材料層的部分剩餘以形成所述第二組間隔的掩膜部分；和移除所述間隙壁。
16.根據權利要求14所述的形成反及快閃記憶體裝置的方法，其特徵是所述第一和第二組間隔的掩膜部分包含氧化物或氮化矽。
17.根據權利要求14所述的形成反及快閃記憶體裝置的方法，其特徵是所述介電層包含氧化物/氮化物/氧化物層。
18.根據權利要求17所述的形成反及快閃記憶體裝置的方法，其特徵是將所述氧化物/氮化物/氧化物層形成於所述基底上，則所述形成反及快閃記憶體裝置的方法還包含移除所述掩膜部分的步驟，其中所述氧化物/氮化物/氧化物層實質上保持未被蝕刻。
19.根據權利要求17所述的形成反及快閃記憶體裝置的方法，其特徵是將所述介電層形成於浮動柵極多晶矽層上，則所述蝕刻步驟還包含通過所述第一和第二組間隔的掩膜部分蝕刻所述介電層和浮動柵極多晶矽層。
20.一種形成反及快閃記憶體裝置的方法，其特徵是包含以下步驟在基底上形成控制柵極多晶矽層；在所述控制柵極多晶矽層上形成掩膜層，所述掩膜層包括界定所述反及快閃記憶體裝置的數個間隔的字線的數個間隔的掩膜部分，每一掩膜部分具有界定的寬度，其中所述掩膜部分的個別掩膜部分與相鄰的掩膜部分間隔小於所述界定寬度的距離；和通過所述掩膜層蝕刻所述控制柵極多晶矽層。
21.根據權利要求20所述的形成反及快閃記憶體裝置的方法，其特徵是所述掩膜層包含氧化物或氮化矽。
22.根據權利要求21所述的形成反及快閃記憶體裝置的方法，其特徵是還包含在所述基底上形成氧化物/氮化物/氧化物層並在所述氧化物/氮化物/氧化物層上形成所述控制柵極多晶矽層的步驟。
全文摘要
一種形成NAND快閃記憶體裝置的方法包含在基底上形成控制柵極多晶矽層；在控制柵極多晶矽層上形成掩膜層，掩膜層包括界定快閃記憶體裝置的多個間隔的字線的掩膜圖案，字線彼此間隔一段小於最小特徵尺寸的距離，最小特徵尺寸可由用於形成至少一部分掩膜層圖案的選擇的光刻工藝所成像；和通過掩膜層蝕刻控制柵極多晶矽層。
文檔編號H01L21/02GK101026094SQ20061005800
公開日2007年8月29日 申請日期2006年2月24日 優先權日2006年2月24日
發明者陳宗仁 申請人:晶豪科技股份有限公司