垂直腔表面發射雷射器的驅動器的製造方法
2023-11-10 02:26:42
垂直腔表面發射雷射器的驅動器的製造方法
【專利摘要】本發明提供一種用於高速垂直腔表面發射雷射器的驅動器。其包括信號預處理器、調製脈衝產生電路、上升沿預加重電路和下降沿預加重電路，信號預處理器輸出三組差分電壓信號分別與調製脈衝產生電路、上升沿預加重電路和下降沿預加重電路對應連接；調製脈衝產生電路，將差分同步數據電壓信號轉換成初始調製電流；下降沿預加重電路，將差分下降沿電壓信號轉化為下降沿預加重電流；上升沿預加重電路，將差分上升沿電壓信號轉化為上升沿預加重電流；所述三種電流直接耦合成最終輸出電流，驅動垂直腔表面發射雷射器工作。本發明在輸入信號下降沿和上升沿獨立產生可調節的加重電流脈衝，充分抑制了雷射器在高頻下光波波形的衰減，適於高速片間光互聯繫統。
【專利說明】垂直腔表面發射雷射器的驅動器
【技術領域】
[0001]本發明屬於集成電路【技術領域】，特別涉及一種驅動器，用於對垂直腔表面發射雷射器進行驅動。
【背景技術】
[0002]在高速低功耗光互連繫統中，由於垂直腔表面發射雷射器有著較小的閾值電流並可做成二維陣列，它非常適用於多路並行傳輸系統。基於這個原因，垂直腔表面發射雷射器是光互連繫統的核心部件。但是，由於組裝系統中存在寄生電容與寄生電感，隨著數據傳輸速率的增加，將會產生嚴重的光波衰減。光波的波形與雷射器的瞬態功率有直接關係，而雷射器的瞬態功率決定於驅動雷射器的電流強度。因而對於高頻條件下雷射器的光波衰減問題，用於垂直腔表面發射雷射器的驅動器的良好設計成為解決該問題的關鍵。
[0003]傳統的垂直腔表面發射雷射器的驅動器，未採用預加重電路，如圖1所示，包括輸入緩衝器Amp，由Ma，Mb構成的差分電路，調製電流源Ism，偏置電流源Ip。該驅動器中的輸入緩衝器Amp將差分數據輸入信號Data和Data_rev只進行信號初始放大以增加驅動能力，產生的兩個差分信號分別連接到差分電路的兩個NMOS管Ma和Mb的柵極，差分電路將輸入差分電壓信號轉化為調製電流信號，最後該調製電流信號與偏置電流直接耦合，驅動垂直腔表面發射雷射器。顯然該傳統驅動器並未根據垂直腔表面發射雷射器的功率電流特性對輸出的大電流信號進行任何優化。實際工程演示，該結構在高頻率的工作條件下，光波的衰減較為嚴重，為了帶寬要求，而不得不減小消光比，這對光接收系統的靈敏度提出了較為嚴苛的要求，進而帶動了整體光互連繫統的技術難度與成本。
[0004]根據電互連的經驗，一些研發人員提出了將電互連繫統中的傳統預加重技術整合到垂直腔表面發射雷射器的驅動器中，即在上述結構中在驅動器與雷射器之間引入有限衝激響應濾波器，濾掉在上升沿和下降沿時期的高頻信號，如圖2所示。該方案雖然一定程度上可以抑制垂直腔表面發射雷射器的光波波形的衰減，但由於傳統技術中有限衝激響應濾波器是一個線性系統，而垂直腔表面發射雷射器的響應是非線性的，即上升沿和下降沿所需要的加重信號是不對稱的，因而該方案也不能充分抑制光互連繫統中光波波形的衰減，且當消光比設的足夠大以獲得充分的信噪比時，這一問題變得特別嚴重。
【發明內容】
[0005]本發明的目的是提供一種高速垂直腔表面發射雷射器的驅動器，該驅動器能夠分別獨立控制上升沿與下降沿的預加重脈衝信號，實現抑制垂直腔表面發射雷射器的非線性響應特性的效果，有效抑制光互連繫統中的波形衰減。
[0006]為實現上述目的，本發明的的驅動器，包括信號預處理器I和與該信號預處理器輸出端相連的調製脈衝產生電路2，調製脈衝產生電路2，用於將輸入的差分同步數據電壓信號Vmi和Vm2轉換成內含偏置電流分量的初始調製電流IM，其特徵在於:
[0007]信號預處理器I的輸出端還連接有下降沿預加重電路3和上升沿預加重電路4 ；[0008]所述的下降沿預加重電路3，用於將輸入的差分下降沿電壓信號Vfei和Vfe2轉化為下降沿預加重電流Ife;
[0009]所述的上升沿預加重電路4，用於將輸入的差分上升沿電壓信號Vkei和Vke2轉化為上升沿預加重電流Ike;
[0010]所述的初始調製電流IM，下降沿預加重電流Ife和上升沿預加重電流Ike這三個輸出電流直接耦合產生最終的輸出電流1_，以驅動垂直腔表面發射雷射器工作。
[0011 ] 作為優選，上述驅動器的信號預處理器I，包括第一 D類觸發器FFl、第二 D類觸發器FF2、第三D類觸發器FF3、第四D類觸發器FF4、第一雙輸入與門Al和第二雙輸入與門A2 ；
[0012]所述的第一 D類觸發器FFl，其時鐘輸入端Clk1與外部的時鐘信號CLK相連接，其數據輸入端Cl1與外部的數據信號Data相連接，其同向輸出端Q1端與第二 D類觸發器FF2的數據輸入端d2和第二雙輸入與門A2的第一輸入端a2相連接,其反向輸出端&端與第一雙輸入與門Al的第一輸入端S1相連接；
[0013]所述的第二 D類觸發器FF2，其時鐘輸入端Clk2與外部的時鐘信號CLK相連接，其同向輸出端Q2連接到第一雙輸入與門Al的第二輸入端Id1,其反向輸出端02連接到第二雙
輸入與門A2的第二輸入端b2,同時其同向輸出Q2端和反向輸出G晶分別輸出差分同步數據電壓信號Vmi和Vm2 ；
[0014]所述的第一雙輸入與門Al的輸出端C1與第三D類觸發器FF3的數據輸入端d3相連接；
[0015]所述的第三D類觸發器FF3，其時鐘輸入端Clk3與外部的時鐘信號CLK相連接，其同向輸出端Q4和反向輸出端&分別輸出差分下降沿電壓信號Vfei和Vfe2 ；
[0016]所述的第二雙輸入與門A2的輸出端與第四D類觸發器FF4的數據輸入端d4相連接;
[0017]所述的第四D類觸發器FF4，其時鐘輸入端Clk4與外部的時鐘信號CLK相連接，其同向輸出端Q4和反向輸出uO @分別輸出差分上升沿電壓信號Vkei和VKE2。
[0018]作為優選，上述驅動器的調製脈衝產生電路2，包括第一 NMOS電晶體M1、第二 NMOS電晶體M2、可變調製電流源Ism和偏置電流源Ip ；
[0019]所述的第一 NMOS電晶體M1的柵極與信號預處理器輸出的第一差分同步數據信號Vmi相連接，其源極與可變調製電流源Ism的正極相連接，其漏極連接電源電壓Vdd ；
[0020]所述的可變調製電流源Ism的負極連接地信號gnd ；
[0021]所述的第二 NMOS電晶體M2的柵極與第二差分同步數據信號Vm2相連接，其源極與可變調製電流源Ism的正極相連接，其漏極與偏置電流源Ip的正極相連接；
[0022]所述的可變電流源Ip的負極連接地信號gnd，其正極連接到所述的調製脈衝產生電路2的輸出端，輸出初始調製電流IM。
[0023]作為優選，上述驅動器的下降沿預加重電路3，包括第一可調節延遲器D1，第二可調節延遲器D2，下降沿預加重兩級差分電路和一個下降沿預加重電流鏡；
[0024]所述的第一可調節延遲器D1，對信號預處理器輸出的差分下降沿電壓信號Vfei和Vfe2延遲後，輸出第一可調節延遲器差分電壓信號Vdii和VD12，同時送給第二可調節延遲器D2和下降沿預加重兩級差分電路作為輸入信號；
[0025]所述的第二可調節延遲器D2，對第一可調節延遲器差分電壓信號Vdii和Vd12延遲後，輸出第二可調節延遲器差分電壓信號Vd21和Vd22，送給下降沿預加重兩級差分電路的作為輸入信號；
[0026]所述的下降沿預加重兩級差分電路，將第一可調節延遲器差分電壓信號Vdii和Vd12與第二可調節延遲器差分電壓信號Vd21和Vd22轉化為初始下降沿預加重電流IFED，作為下降沿預加重電流鏡的輸入；
[0027]所述的下降沿預加重電流鏡，將初始下降沿預加重電流Ifed等比例複製，輸出下降沿預加重電流IFE。
[0028]作為優選，上述驅動器的上升沿預加重電路4，包括第三可調節延遲器D3，第四可調節延遲器D4，上升沿預加重兩級差分電路和上升沿預加重兩級電流鏡；
[0029]所述的第三可調節延遲器D3，對信號預處理器輸出的差分上升沿電壓信號Vkei和Vee2延遲後，輸出第三可調節延遲器差分電壓信號Vd31和Vd32，同時送給上升沿預加重兩級差分電路和第四可調節延遲期D4作為輸入信號；
[0030]所述的第四可調節延遲器D4,對第三可調節延遲器差分電壓信號Vd31和Vd32延遲後，輸出第四可調節延遲器差分電壓信號Vd41和Vd42，送給上升沿預加重兩級差分電路作為輸入信號；
[0031]所述的上升沿預加重兩級差分電路，將第一可調節延遲器差分電壓信號Vd31和Vd32與第二可調節延遲器差分電壓信號Vd41和Vd42轉化為初始上升沿預加重電流IKED，作為下降沿預加重電流鏡的輸入；
[0032]所述的上升沿預加重兩級電流鏡，將上升沿預加重電流Iked進行比例複製，產生上升沿預加重電流IKE。
[0033]本發明具有如下優點:
[0034]本發明的驅動器由於通過在信號下降沿和上升沿獨立產生加重信號加重驅動電流，充分補償光波波形的衰減，有效抑制了垂直腔表面發射雷射器的非線性。
[0035]本發明由於在下降沿預加重電路和上升沿預加重電路中引進了可調節的延遲器，故可以產生可調節脈衝寬度的和可調節脈衝產生時間的預加重電流脈衝信號，能靈活調節輸出電流的波形，進而對光波信號進行理想的優化。
[0036]本發明由於在下降沿預加重電路和上升沿預加重電路中引進了可調節電流源，故加重強度具有可調性，即使雷射器的響應特性由於工藝原因產生偏差，本發明依然可以通過調節加重強度讓雷射器產生理想的光波信號輸出。
【專利附圖】
【附圖說明】
[0037]圖1為未採用預加重電路的垂直腔表面發射雷射器的驅動器電路原理圖；
[0038]圖2為採用傳統預加重電路的垂直腔表面發射雷射器的驅動器電路原理圖；
[0039]圖3為本發明的總體結構框圖；
[0040]圖4為本發明中的信號預處理器電路原理圖；
[0041]圖5為本發明中的調製脈衝產生電路原理圖；[0042]圖6為本發明中的下降沿預加重電路原理圖；
[0043]圖7為本發明中的上升沿預加重電路原理圖。
【具體實施方式】
[0044]參照圖3，本發明的垂直腔表面發射雷射器的驅動器，包括信號預處理器1、調製脈衝產生電路2、上升沿預加重電路3和下降沿預加重電路4。脈衝產生電路2、下降沿預加重電路3和上升沿預加重電路4分別與信號預處理器I的3組輸出端對應相連接；該調製脈衝產生電路2，將其輸入的差分同步數據電壓信號Vmi和Vm2轉換成內含偏置電流分量的初始調製電流Im ;該下降沿預加重電路3，在差分下降沿電壓信號Vfei和Vfe2分別為高電平和低電平時，將其輸入的差分下降沿電壓信號Vfei和Vfe2轉化為下降沿預加重電流Ife ；該上升沿預加重電路4，在差分上升沿電壓信號Vkei和Vke2分別為高電平和低電平時，將輸入的差分上升沿電壓信號Vkei和Vke2轉化為上升沿預加重電流IKE。初始調製電流IM，下降沿預加重電流Ife和上升沿預加重電流Ike這三個輸出電流，直接耦合產生最終輸出電流:I?t=IM+IFE+IKE，以驅動垂直腔表面發射雷射器工作。
[0045]參照圖4，本發明中的信號預處理器I，包括第一 D類觸發器FFl、第二 D類觸發器FF2、第三D類觸發器FF3、第四D類觸發器FF4、第一雙輸入與門Al和第二雙輸入與門A2 ；
[0046]所述的第一 D類觸發器FF1，其時鐘輸入端Clk1與外部的時鐘信號CLK相連接，其數據輸入端Cl1與外部的數據信號Data相連接，其同向輸出端Q1端與第二 D類觸發器FF2的數據輸入端d2和第二雙輸入與門A2的第一輸入端a2相連接,其反向輸出端4端與第一雙輸入與門Al的第一輸入端 S1相連接。
[0047]所述的第二 D類觸發器FF2，其時鐘輸入端Clk2與外部的時鐘信號CLK相連接，其同向輸出端Q2連接到第一雙輸入與門Al的第二輸入端Id1,其反向輸出端仏連接到第二雙
輸入與門A2的第二輸入端b2,同時其同向輸出Q2端和反向輸出02端分別輸出差分同步數據電壓信號Vmi和Vm2 ；
[0048]所述的第一雙輸入與門Al的輸出端與第三D類觸發器FF3的數據輸入端d3相連接；
[0049]所述的第三D類觸發器FF3，其時鐘輸入端Clk3與外部的時鐘信號CLK相連接，其同向輸出端Q4和反向輸出U。分別輸出差分下降沿電壓信號Vfei和Vfe2 ;
[0050]所述的第二雙輸入與門A2的輸出端與第四D類觸發器FF4的數據輸入端d4相連接;
[0051]所述的第四D類觸發器FF4，其時鐘輸入端Clk4與外部的時鐘信號CLK相連接，其同向輸出端Q4和反向輸出端仏分別輸出差分上升沿電壓信號Vkei和VKE2。
[0052]該信號預處理器I檢測上升沿和下降沿的工作原理如下:
[0053]外部的數據信號Data在下降沿情況下有「1、0」形式的數據列，其中數據「I」被第二 D類觸發器FF2鎖存，數據「0」被第一 D類觸發器FFl鎖存，此時第一 D類觸發器FFl的
反向輸出端輸出為「I」，第二 D類觸發器FF2的同向輸出端Q2和反向輸出端O2分別輸出
「I」和「0」，即差分同步數據電壓信號Vmi和Vm2分別為高電平和低電平，第一雙輸入與門Al的輸出為「 I 」 ;在經過一個時鐘周期後，第二 D類觸發器FF2將數據「0」鎖存，其同向輸出
端Q2端和反向輸出端G2分別輸出為「0」和「1」，即差分同步數據電壓信號Vmi和Vm2分別為
低電平和高電平，在這兩個時鐘周期下的差分同步數據電壓信號Vmi和Vm2的變化會觸發調製脈衝產生電路2產生具有下降沿波形的初始調製電流Im ;第三D類觸發器FF3，將第一與
門Al的輸出值「I」鎖存，其同向輸出端Q3輸出「1」，其反向輸出端G3輸出「0」，此時差分下
降沿預加重電壓信號的第一差分信號Vfei變為高電平，差分下降沿預加重電壓信號的第二差分信號Vfe2變為低電平，這種狀態的差分下降沿預加重電壓信號Vfei和Vfe2觸發下降沿預加重電路3的輸出下降沿預加重電流Ife產生電流脈衝。
[0054]外部的數據信號Data在上升沿情況下有「0、1」形式的數據列，其中數據「0」被第二 D類觸發器FF2鎖存，數據「 I 」被第一 D類觸發器FFl鎖存，此時第一 D類觸發器FFl的
同向輸出端Q1輸出為「I」，第二 D類觸發器FF2的同向輸出端Q2和反向輸出端0分別輸出
「0」和「1」，即差分同步數據電壓信號Vmi和Vm2分別為低電平和高電平，第二雙輸入與門A2的輸出變為「I」;在經過一個時鐘周期後，第二 D類觸發器FF2將數據「I」被鎖存，其同向
輸出端Q2和反向輸出$ 分別輸出為「I」和「0」，即差分同步數據電壓信號Vmi和Vm2分別
為高電平和低電平，在這兩個時鐘周期下的差分同步數據電壓信號Vmi和Vm2的變化會觸發調製脈衝產生電路2產生具有上升沿波形的初始調製電流Im ;第四D類觸發器FF4，將第二
與門A2的輸出值「I」鎖存，其同向輸出端Q4輸出「1」，其反向輸出端G4輸出「0」，此時差分
上升沿預加重電壓信號的第一差分信號Vkei變為高電平，差分上升沿預加重電壓信號的第二差分信號Vke2變為低電平，這種狀態的差分上升沿預加重電壓信號Vkei和Vke2觸發下降沿預加重電路3的輸出上升沿預加重電流Ike產生電流脈衝。
[0055]參照圖5，本發明中的調製脈衝產生電路2，包括第一 NMOS電晶體M1、第二 NMOS電晶體M2、可變調製電流源Ism和偏置電流源Ip ;其中第一 NMOS電晶體M1和第二 NMOS電晶體M2構成差分電路，將輸入的差分同步數據電壓信號Vmi和Vm2轉化為調製電流，該調製電流的波形與外部的數據信號Data相對應，幅度為可變調製電流源提供的電流大小，該調製電流與偏置電流源Ip提供的偏置電流直接耦合，形成初始調製電流IM。
[0056]所述的第一 NMOS電晶體M1的柵極與信號預處理器輸出的第一差分同步數據信號Vmi相連接，其源極與可變調製電流源Ism的正極相連接，其漏極連接電源電壓Vdd ；
[0057]所述的可變調製電流源Ism的負極連接地信號gnd ；
[0058]所述的第二 NMOS電晶體M2的柵極與信號預處理器輸出的第二差分同步數據信號Vm2相連接，其源極與可變調製電流源Ism的正極相連接，其漏極與偏置電流源Ip的正極相連接;
[0059]所述的偏置電流源Ip的負極連接地信號gnd，其正極連接到所述的調製脈衝產生電路2的輸出端，輸出初始調製電流IM。該偏置電流源提供偏置電流，保障垂直腔表面發射雷射器正常工作。
[0060]參照圖6，本發明中的下降沿預加重電路3，包括第一可調節延遲器0工、第二可調節延遲器D2、下降沿預加重兩級差分電路和下降沿預加重電流鏡:
[0061]所述的第一可調節延遲器D1，對信號預處理器輸出的差分下降沿電壓信號Vfei和Vfe2延遲後，輸出第一可調節延遲器差分電壓信號Vdii和VD12，同時送給第二可調節延遲器D2和下降沿預加重兩級差分電路作為輸入信號；
[0062]所述的第二可調節延遲器D2，對第一可調節延遲器差分電壓信號Vdii和Vd12延遲後，輸出第二可調節延遲器差分電壓信號Vd21和Vd22，送給下降沿預加重兩級差分電路的作為輸入信號；
[0063]所述的下降沿預加重兩級差分電路，將第一可調節延遲器差分電壓信號Vdii和Vd12與第二可調節延遲器差分電壓信號Vd21和Vd22轉化為初始下降沿預加重電流IFED，作為下降沿預加重電流鏡的輸入，它包括:第三NMOS電晶體M3、第四NMOS電晶體M4、第五NMOS電晶體M5、第六NMOS電晶體M6以及可變下降沿電流源Isfe ;該第三NMOS電晶體M3，其漏極連接電源電壓Vdd，其柵極連接到第二可調節延遲器差分電壓信號的第一差分電壓信號Vd21，其源級與可變下降沿電流源Isfe的正極相連接；該第四NMOS電晶體M4，其漏極與第五NMOS電晶體M5和第六NMOS電晶體M6的源極相連接，其柵極與第二可調節延遲器差分電壓信號的第二差分電壓信號Vd22連接，其源極與 可變電流源Isfe的正極相連接，該電晶體在相對於數據下降沿時刻，經過第一可調節延遲器D1的延遲時間T1和第二可調節延遲器D2的延遲時間T2,由導通變為關閉；該下降沿可變電流源Isfe，其負極連接地信號gnd ;該第五NMOS電晶體M5，其柵極與第一可調節延遲器差分電壓信號的第二差分信號Vd12相連接，其漏極連接所述的電源電壓Vdd ;該第六NMOS電晶體M6,，其柵極與第一可調節延遲器差分電壓信號的第一差分電壓信號Vdii相連接，該電晶體在相對於數據下降沿時刻，經過第一可調節延遲器D1的延遲時間T1，由關閉達到導通，其漏極在該電晶體和第四NMOS電晶體仏都導通時，產生初始下降沿預加重電流脈衝IFED，作為下降沿預加重電流鏡的輸入信號；第三NMOS電晶體M3與第四NMOS電晶體M4構成下降沿預加重第一級差分電路，第五NMOS電晶體M5與第六NMOS電晶體構成下降沿預加重第二級差分電路；
[0064]所述的下降沿預加重電流鏡，將初始下降沿預加重電流Ifed等比例複製，輸出下降沿預加重電流IFE，它包括第一 PMOS電晶體P1和第二 PMOS電晶體P2:該第一 PMOS電晶體P1，其柵極與其漏極和第二 PMOS電晶體P2的柵極相連接，其源極連接電源電壓Vdd，其漏極與第六NMOS電晶體M6的漏極電流相連接，以接收初始下降沿預加重電流Ifed ;該第二 PMOS電晶體P2,其源極連接到電源電壓Vdd，其漏極輸出下降沿預加重電流IFE。
[0065]下降沿預加重電路的工作原理為:
[0066]當差分下降沿信號Vfei和Vfe2分別為高電平和低電平時，該對差分下降沿信號首先經過第一可調節延遲器D1的延遲時間T1，使下降沿預加重第二級差分電路的第六NMOS管M6導通，與下降沿預加重第一級差分電路的第四NMOS管M4形成通路，此時，第一 PMOS管P1流過可變下降沿電流源Isfe提供的電流，第二 PMOS管P2等比例複製第一 PMOS管P1電流，下降沿預加重電流IFE開始形成電流脈衝；該對差分下降沿信號再經過第二可調節延遲器D2的延遲時間T2，使第四NMOS管M4關閉，下降沿預加重電流Ife的電流脈衝停止；
[0067]如上所述的，由於可變下降沿電流源Isfe提供電流的大小是可以調節的，因而產生的下降沿預加重電流Ife的電流脈衝大小也是可以調節的。下降沿預加重電流Ife的電流脈衝開始時間為上升沿後第一可調節延遲器的延遲時間T1，脈衝寬度為第二可調節延遲器D2的延遲時間T2,由於可調節延遲器的延遲時間是可以調節的，因而下降沿預加重電流Ife的脈衝產生時間和脈衝寬度都是可以調節的。[0068]參照圖7，本發明中的上升沿預加重電路4，包括第三可調節延遲器D3、第四可調節延遲器D4、上升沿預加重兩級差分電路和上升沿預加重兩級電流鏡:
[0069]所述的第三可調節延遲器D3，對信號預處理器輸出的差分上升沿電壓信號Vkei和Vee2延遲後，輸出第三可調節延遲器差分電壓信號Vd31和Vd32，同時送給上升沿預加重兩級差分電路和第四可調節延遲期D4作為輸入信號；
[0070]所述的第四可調節延遲器D4,對第三可調節延遲器差分電壓信號Vd31和Vd32延遲後，輸出第四可調節延遲器差分電壓信號Vd41和Vd42，送給上升沿預加重兩級差分電路作為輸入信號；
[0071]所述的上升沿預加重兩級差分電路，將第三可調節延遲器差分電壓信號Vd31和Vd32與第四可調節延遲器差分電壓信號Vd41和Vd42轉化為初始上升沿預加重電流IKED，作為下降沿預加重電流鏡的輸入，它包括第六NMOS電晶體M6、第七NMOS電晶體M7、第八NMOS電晶體M8、第九NMOS電晶體M9、第十NMOS電晶體Mltl以及可變上升沿電流源Iske:該第七NMOS電晶體M7,其漏極連接電源電壓Vdd，其柵極連接第四可調節延遲器差分電壓信號的第一差分電壓信號Vd41，其源極與可變上升沿電流源Iske的正極相連接；該可變上升沿電流源Iske，其負極連接地信號gnd ;該第八NMOS電晶體M8，其柵極連接第四可調節延遲器差分電壓信號的第二差分電壓信號Vd42，其源極與可變電流源Iske的正極相連接，其漏極同時與第九NMOS電晶體M9和第十NMOS電晶體Mltl的源極相連接，該電晶體在相對於數據上升沿時刻，經過第三可調節延遲器D3的延遲時間T3和第四可調節延遲器D4的延遲時間T4,由導通變為關閉；該第九NMOS電晶體M9，其柵極連接第三可調節延遲器差分電壓信號的第二差分信號Vd32，其漏極連接所述的電源電壓Vdd ;該第十NMOS電晶體Mltl，其柵極連接第三可調節延遲器差分電壓信號的第一差分信號Vd31，該電晶體在相對於數據上升沿時刻，經過第三可調節延遲器D3的延遲時間T3,由關閉變為導通，其漏極在該電晶體和第八NMOS電晶體M8都導通時，產生初始上升沿預加重電流Iked，作為上升沿預加重電流鏡的輸入信號；該第七NMOS電晶體M7與第八NMOS電晶體M8構成上升沿預加重第一級差分電路，該第九NMOS電晶體M9與第十NMOS電晶體Mltl構成上升沿 預加重第二級差分電路；
[0072]所述的上升沿預加重兩級電流鏡，將初始上升沿預加重電流Iked進行等比例複製，產生上升沿預加重電流Ike，它包括第三PMOS電晶體P3、第四PMOS電晶體P4、第i^一NMOS電晶體M11以及第十二 NMOS電晶體M12:該第三PMOS電晶體P3，其漏極同時與第十NMOS電晶體Mltl的漏極和第四PMOS電晶體P4的柵極相連接，其柵極與其漏極相連接，其源極連接到電源電壓Vdd ;該第四PMOS電晶體P4，其源極連接到電源電壓Vdd，其漏極連接到第十一 NMOS電晶體M11的漏極；該第i^一 NMOS電晶體M11,其漏極連接到第十二 NMOS電晶體M12的柵極，其柵極與其漏極相連接，其源極連接到地信號gnd ;該第十二NMOS電晶體M12,其源極連接到地信號gnd，其漏端電流是初始下降沿預加重電流Iked等比例複製，輸出上升沿預加重電流Iee ;第三PMOS電晶體P3與第四PMOS電晶體構成上升沿預加重第一級電流鏡，第i^一 NMOS電晶體M11與第十二 NMOS電晶體M12構成上升沿預加重第二級電流鏡。
[0073]上升沿預加重電路的工作原理為:
[0074]當信號預處理器輸出的差分上升沿信號Vkei和Vke2分別為高電平和低電平時，該對差分上升沿信號首先經過第三可調節延遲器D3的延遲時間T3，使上升沿預加重第二級差分電路的第十NMOS管Mltl導通，與上升沿沿預加重第一級差分電路的第八NMOS管M8形成通路，此時，第三PMOS管P3流過可變上升沿電流源Iske提供的電流，第四PMOS管P4等比例複製第三PMOS管P3電流，第i^一 NMOS管M11和第十二 NMOS管M12等比例複製第四PMOS管P4的電流，上升沿預加重電流Ike開始形成電流脈衝；然後該對差分上升沿信號經過第四可調節延遲器D4的延遲時間T4,使第八NMOS管M8關閉，上升沿預加重電流Ike的電流脈衝停止。
[0075]如上所述的，由於可變上升沿電流源Iske提供電流的大小是可以調節的，因而產生的上升沿預加重電流Ike的脈衝電流大小是可以調節的；上升沿預加重電流Ike的電流脈衝開始時間為上升沿後第三可調節延遲器D3的延遲時間T3，脈衝寬度為第四可調節延遲器D4的延遲時間T4,由於可調節延遲器的延遲時間是可以調節的，因而上升沿預加重電流Ike的脈衝產生時間和脈衝寬度都是可以調節的。
[0076]以上所述的是本發明的優選實施方式，應當指出，對於本【技術領域】的普通技術人員來說，在不脫離本發明所述的原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發明的保 護範圍。
【權利要求】
1.一種垂直腔表面發射雷射器的驅動器，包括信號預處理器(I)和與該信號預處理器輸出端相連的調製脈衝產生電路(2)，調製脈衝產生電路(2)，用於將輸入的差分同步數據電壓信號Vmi和Vm2轉換成內含偏置電流分量的初始調製電流IM，其特徵在於: 信號預處理器(I)的輸出端還連接有下降沿預加重電路(3)和上升沿預加重電路(4);所述的下降沿預加重電路(3)，用於將輸入的差分下降沿電壓信號Vfei和Vfe2轉化為下降沿預加重電流Ife ; 所述的上升沿預加重電路(4)，用於將輸入的差分上升沿電壓信號Vkei和Vke2轉化為上升沿預加重電流Ike ; 所述的初始調製電流IM，下降沿預加重電流Ife和上升沿預加重電流Ike這三個輸出電流直接耦合產生最終輸出電流1_，以驅動垂直腔表面發射雷射器工作。
2.根據權利要求1所述的驅動器，其特徵在於:所述的信號預處理器(I)，包括第一D類觸發器FFl、第二 D類觸發器FF2、第三D類觸發器FF3、第四D類觸發器FF4、第一雙輸入與門Al和第二雙輸入與門A2 ； 所述的第一 D類觸發器FFl，其時鐘輸入端Clk1與外部的時鐘信號CLK相連接，其數據輸入端Cl1與外部的數據信號Data相連接，其同向輸出端Q1端與第二 D類觸發器FF2的數據輸入端d2和第二雙輸入與門A2的第一輸入端a2相連接,其反向輸出端$端與第一雙輸入與門Al的第一輸入端S1相連接。 所述的第二 D類觸發器FF2，其時鐘輸入端Clk2與外部的時鐘信號CLK相連接，其同向輸出端Q2連接到第一雙輸入與門Al的第二輸入端b1;其反向輸出端t連接到第二雙輸入與門A2的第二輸入端b2,同時.其同向輸出Q2端和反向輸出G2端分別輸出差分同步數據電壓信號Vmi和Vm2 ； 所述的第一雙輸入與門Al的輸出端與第三D類觸發器FF3的數據輸入端d3相連接； 所述的第三D類觸發器FF3，其時鐘輸入端Clk3與外部的時鐘信號CLK相連接，其同向輸出端Q4和反向輸出壙O分別輸出差分下降沿電壓信號Vfei和Vfe2 ； 所述的第二雙輸入與門A2的輸出端與第四D類觸發器FF4的數據輸入端d4相連接； 所述的第四D類觸發器FF4，其時鐘輸入端Clk4與外部的時鐘信號CLK相連接，其同向輸出端Q4和反向輸出端分別輸出差分上升沿電壓信號Vkei和Vke2。
3.根據權利要求1所述的驅動器，其特徵在於:調製脈衝產生電路(2)包括第一NMOS電晶體M1、第二 NMOS電晶體M2、可變調製電流源Ism和偏置電流源Ip ； 所述的第一 NMOS電晶體M1的柵極與信號預處理器輸出的第一差分同步數據電壓信號Vmi相連接，其源極與可變調製電流源Ism的正極相連接，其漏極連接電源電壓Vdd ； 所述的可變調製電流源Ism的負極連接地信號gnd ； 所述的第二 NMOS電晶體M2的柵極與信號預處理器輸出的第二差分同步數據電壓信號Vm2相連接，其源極與可變調製電流源Ism的正極相連接，其漏極與偏置電流源Ip的正極相連接; 所述的可變電流源Ip的負極連接地信號gnd，其正極連接到所述的調製脈衝產生電路(2)的輸出端，輸出初始調製電流IM。
4.根據權利要求1所述的驅動器，其特徵在於:下降沿預加重電路(3)，包括第一可調節延遲器D1、第二可調節延遲器D2、下降沿預加重兩級差分電路和下降沿預加重電流鏡； 所述的第一可調節延遲器D1，對信號預處理器輸出的差分下降沿電壓信號Vfei和Vfe2延遲後，輸出第一可調節延遲器差分電壓信號Vdii和VD12，同時送給第二可調節延遲器D2和下降沿預加重兩級差分電路作為輸入信號； 所述的第二可調節延遲器D2，對第一可調節延遲器差分電壓信號Vdii和Vd12延遲後，輸出第二可調節延遲器差分電壓信號Vd21和Vd22，送給下降沿預加重兩級差分電路的作為輸入信號， 所述的下降沿預加重兩級差分電路，將第一可調節延遲器差分電壓信號Vdii和Vd12與第二可調節延遲器差分電壓信號Vd21和Vd22轉化為初始下降沿預加重電流IFED，作為下降沿預加重電流鏡的輸入信號； 所述的下降沿預加重電流鏡，將初始下降沿預加重電流Ifed等比例複製，輸出下降沿預加重電流IFE。
5.根據權利要求4所述的驅動器，其特徵在於:下降沿預加重兩級差分電路，包括:第三NMOS電晶體M3、第四NMOS電晶體M4、第五NMOS電晶體M5、第六NMOS電晶體M6以及可變下降沿電流源Isfe ; 所述的第三NMOS電晶體M3,其漏極連接電源電壓Vdd，其柵極連接到第二可調節延遲器差分電壓信號的第一差分電壓信號Vd21，其源級與可變下降沿電流源Isfe的正極相連接，這個電晶體與第四NMOS電晶體構成下降沿預加重第一級差分電路； 所述的第四NMOS電晶體M4,其漏極與第五NMOS電晶體M5和第六NMOS電晶體M6的源極相連接，其柵極與第二可調節延遲器差分電壓信號的第二差分電壓信號Vd22相連接，其源極與可變下降沿電流源Isfe的正極相連接，該電晶體在相對於數據下降沿時刻，經過第一可調節延遲器D1的延遲時間T1和第二可調節延遲器D2的延遲時間T2,由導通變為關閉； 所述的可變下降沿電流源Isfe，其負極連接地信號gnd ； 所述的第五NMOS電晶體M5，其柵極與第一可調節延遲器差分電壓信號的第二差分電壓信號Vd12相連接，其漏極連接所述的電源電壓Vdd，該電晶體與第六NMOS電晶體構成下降沿預加重第二級差分電路； 所述的第六NMOS電晶體M6，，其柵極與第一可調節延遲器差分電壓信號的第一差分電壓信號Vdii相連接，該電晶體在相對於數據下降沿時刻，經過第一可調節延遲器D1的延遲時間T1,由關閉達到導通，其漏極在該電晶體和第四NMONS電晶體M4都導通時，產生初始下降沿預加重電流Ifed，作為下降沿預加重電流鏡的輸入信號。
6.根據權利要求4所述的驅動器，其特徵在於:下降沿預加重電流鏡，包括第一PMOS電晶體P1和第二 PMOS電晶體P2 ； 所述的第一 PMOS電晶體P1，其柵極與其漏極和第二 PMOS電晶體P2的柵極相連接，其源極連接電源電壓Vdd，其漏極與第六NMOS電晶體M6的漏極電流相連接，以接收初始下降沿預加重電流Ifed ; 所述的第二 PMOS電晶體P2,其源極連接到電源電壓Vdd，器漏極輸出下降沿預加重電厶IL !FE。
7.根據權利要求1所述的驅動器，其特徵在於:上升沿預加重電路(4)，包括第三可調節延遲器D3、第四可調節延遲器D4、上升沿預加重兩級差分電路和上升沿預加重兩級電流鏡; 所述的第三可調節延遲器D3,對信號預處理器輸出的差分上升沿電壓信號Vkei和Vke2延遲後，輸出第三可調節延遲器差分電壓信號Vd31和VD32，同時送給上升沿預加重兩級差分電路和第四可調節延遲期D4作為輸入信號； 所述的第四可調節延遲器D4，對第三可調節延遲器差分電壓信號Vd31和Vd32延遲後，輸出第四可調節延遲器差分電壓信號Vd41和Vd42，送給上升沿預加重兩級差分電路作為輸入信號; 所述的上升沿預加重兩級差分電路，將第一可調節延遲器差分電壓信號Vd31和Vd32與第二可調節延遲器差分電壓信號Vd41和Vd42轉化為初始上升沿預加重電流IKED，作為下降沿預加重電流鏡的輸入； 所述的上升沿預加重兩級電流鏡，將初始上升沿預加重電流Iked進行等比例複製，產生上升沿預加重電流IKE。
8.根據權利要求7所述的驅動器，其特徵在於:上升沿預加重兩級差分電路，包括第六NMOS電晶體M6、第七NMOS電晶體M7、第八NMOS電晶體M8、第九NMOS電晶體M9、第十NMOS電晶體Mltl以及可變上升沿電流源Iske ； 所述的第七NMOS電晶體M7，其漏極連接電源電壓Vdd，其柵極連接第四可調節延遲器差分電壓信號的第一差分電壓信號Vd41，其源極與可變上升沿電流源Iske的正極相連接，這個電晶體與第八NMOS電晶體M8構成上升沿預加重第一級差分電路； 所述的可變上升沿電流源Iske，其負極連接地信號gnd ； 所述的第八NMOS電晶體M8，其`柵極連接第四可調節延遲器差分電壓信號的第二差分電壓信號Vd42，其源極與可變上升沿電流源Iske的正極相連接，其漏極同時與第九NMOS電晶體M9的源集和第十NMOS電晶體Mltl的源極相連接，該電晶體在相對於數據上升沿時刻，經過第三可調節延遲器D3的延遲時間D3和第四可調節延遲器D4的延遲時間T4,由導通變為關閉； 所述的第九NMOS電晶體M9，其柵極連接第三可調節延遲器差分電壓信號的第二差分信號VD32，其漏極連接所述的電源電壓Vdd，與第十NMOS電晶體Mltl構成上升沿預加重第二級差分電路； 所述的第十NMOS電晶體Mltl，其柵極連接第三可調節延遲器差分電壓信號的第一差分信號Vd31，該電晶體在相對於數據上升沿時刻，經過第三可調節延遲器D3的延遲時間T3,由關閉變為導通，其漏極在該電晶體和第八NMOS電晶體M8都導通時，產生初始上升沿預加重電流Iked，作為上升沿預加重電流鏡的輸入信號。
9.根據權利要求7所述的驅動器，其特徵在於:上升沿預加重兩級電流鏡，包括第三PMOS電晶體P3、第四PMOS電晶體P4、第i^一 NMOS電晶體M11以及第十二 NMOS電晶體M12 ； 所述的第三PMOS電晶體P3，其漏極同時與第十NMOS電晶體Mltl的漏極和第四PMOS電晶體P4的柵極相連接，其柵極與其漏極相連接，其源極連接到電源電壓Vdd，其與第四PMOS電晶體P4構成上升沿預加重第一級電流鏡； 所述的第四PMOS電晶體P4，其源極連接到電源電壓Vdd，其漏極連接到第十一 NMOS電晶體M11的漏極； 所述的第十一 NMOS電晶體M11,其漏極連接到第十二 NMOS電晶體M12的柵極，其柵極與其漏極相連接，其源極連接到地信號gnd，其與第十二 NMOS電晶體M12構成上升沿預加重第二級電流鏡； 所述的第十二 NMOS電晶體M12，其源極連接到地信號gnd，其漏端電流是初始下降沿預加重電流Iked等比例複製， 輸出上升沿預加重電流IKE。
【文檔編號】H01S5/042GK103427331SQ201310374491
【公開日】2013年12月4日 申請日期:2013年8月23日 優先權日:2013年8月23日
【發明者】賈護軍, 李泳錦, 李曉彥, 鄒姣, 王志燕, 成濤 申請人:西安電子科技大學