低成本電可擦可編程只讀存儲器陣列的製作方法
2023-11-04 01:54:47
專利名稱：低成本電可擦可編程只讀存儲器陣列的製作方法
技術領域：
本發明是有關一種存儲器陣列，特別是關於一種低成本電可擦可編程只讀存儲器 (EEPROM)陣列。
背景技術：
互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor, CMOS) 製程技術已成為特殊應用集成電路(application specific integrated circuit, ASIC) 的常用製造方法。在電腦資訊產品發達的今天，快閃記憶體(Flash)與電可擦可編程只讀只讀存儲器(Electrically Erasable Programmable Read Only Memory, EEPR0M)由於皆具備有電性編寫和抹除資料的非易失性存儲器功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。非易失性存儲器是為可編程的，其是用以儲存電荷以改變存儲器的電晶體的柵極電壓，或不儲存電荷以留下原存儲器的電晶體的柵極電壓。抹除操作則是將儲存在非易失性存儲器中的電荷移除，使得非易失性存儲器回到原存儲器的電晶體的柵極電壓。對於目前的快閃記憶體架構而言，雖然面積較小，成本較低，但只支持大區塊的抹寫，無法只對特定之一位元記憶晶胞進行抹寫，在使用上較不方便；另外對於電子式可清除程式化只讀存儲器的架構而言，具有位元組寫入(byte write)的功能，相對快閃記憶體而言使用較方便， 且其一位元記憶晶胞電路圖、及記憶晶胞結構剖視圖，分別如圖1、圖2所示。每一記憶晶胞包含二電晶體一記憶電晶體10、一選擇電晶體12與一電容結構13，電容結構13是設於記憶電晶體10的上方，以作為一多晶矽記憶晶胞，由於這樣的結構，造成面積較快閃記憶體大，且在進行位元抹除時，往往需要將未選到的位置以電晶體加以隔離，進而提高成本需求。因此，本發明是在針對上述的困擾，提出一種低成本電可擦可編程只讀存儲器 (EEPROM)陣列，以解決習知所產生的問題。
發明內容
本發明的主要目的，在於提供一種低成本電可擦可編程只讀存儲器(EEPROM)陣列，其是具有小面積與低成本的電可擦可編程只讀存儲器架構，更可利用偏壓方式，達成位元組寫入及抹除的功能。為達上述目的，本發明提供一種低成本電可擦可編程只讀存儲器陣列，包含複數條平行的位元線，其是區分為複數組位元線，此些組位元線包含一第一組位元線，位元線與複數條平行的字線互相垂直，且字線包含一第一、第二字線，並與複數條平行的共源線互相平行，共源線包含一第一共源線。另有複數子存儲器陣列，每一子存儲器陣列連接一組位元線、二字線與一共源線，每一子存儲器陣列包含一第一、第二記憶晶胞，第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，並分別位於第一共源線的相異兩側。
第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與選取記憶晶胞連接同一位元線的操作記憶晶胞，且未與選取記憶晶胞連接同一共源線的操作記憶晶胞，作為複數同位元記憶晶胞，與選取記憶晶胞連接同一位元線、共源線的操作記憶晶胞，作為同源記憶晶胞，與選取記憶晶胞連接同一字線的操作記憶晶胞，作為複數同字記憶晶胞，其餘操作記憶晶胞則作為複數未選取記憶晶胞。第一、第二記憶晶胞可皆具位於P型井區或P型基板中的N型場效電晶體，亦可皆具位於N型井區或N型基板中的P型場效電晶體。當記憶晶胞具N型場效電晶體，且欲操作時，則於選取記憶晶胞連接的P型井區或 P型基板施加基底電壓Vsubp,並於選取記憶晶胞連接的位元線、字線、共源線分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一同位元記憶晶胞連接的字線、共源線分別施加第二字電壓Vw2、第二共源電壓Vs2，於每一同字記憶晶胞連接的位元線、共源線分別施加第二位元電壓Vb2、第一共源電壓Vsi (每一同字記憶晶胞其共源線也共用)，於同源記憶晶胞連接的字線施加第二字電壓Vw2，於每一未選取記憶晶胞連接的位元線、字線、共源線分別施加第二位元電壓Vb2、第二字電壓Vw2、第二共源電壓Vs3。寫入時，滿Mvsubp接地，Vb2為浮接，且 Vbl > Vsi，Vwl > Vsi，Vbl > Vsi > 0，Vbl > Vw2 > 0, Vbl > Vs2 > 0 ；抹除時，滿足 Vsubp 接地，Vsi 為接地，Vb2 為浮接，Vbl > Vw2 > Vwl 彡 0，Vbl > Vs2 > Vwl 彡 0。當記憶晶胞具P型場效電晶體時，於選取記憶晶胞連接的N型井區或N型基板施加基底電壓Vsubn,並滿足下列條件寫入時，Vb2為浮接，Vsubn > Vsi > Vbl，Vsubn > Vsi > Vwl， Vsubn > Vs2 > Vbl，Vsubn > Vw2 > Vbl ；抹除時，Vb2 為浮接，Vsubn = Vsi 彡 Vwl > Vbl, Vsubn > Vs2 >
Vbl，Vsubn〉Vw2〉^bl。茲為使對本發明的結構特徵及所達成的功效更有進一步的了解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後
圖1為先前技術的一位元記憶晶胞電路示意圖；圖2為先前技術的一位元記憶晶胞的結構剖視圖；圖3為本發明的第一實施例的電路示意圖；圖4為本發明的第一實施例的電路布局示意圖；圖5為本發明的第一實施例的子存儲器陣列的電路示意圖；圖6為本發明的N型場效電晶體與電容的結構剖視圖；圖7為本發明的P型場效電晶體與電容的結構剖視圖；圖8為本發明的第二實施例的電路示意圖；圖9為本發明的第二實施例的電路布局示意圖；圖10為本發明的第二實施例的子存儲器陣列的電路示意圖。附圖標記說明10-記憶電晶體；12-選擇電晶體；13-電容結構；14-位元線；16-位元線；18-第一組位元線；20-字線；22-第一字線；24-第二字線；26-共源線；28-第一共源線；30-子存儲器陣列；32-第一記憶晶胞；34-第二記憶晶胞；36-場效電晶體；38-電容；40-場效電晶體；42-電容；44-漏極接點；46-N型場效電晶體；47-P型場效電晶體；48-P型半導體基板； 49-N型半導體基板；50-漂浮柵極；52-氧化層；54-控制柵極；56-電容。
具體實施例方式以下請同時參閱圖3及圖4，以介紹第一實施例。本發明包含複數條平行的位元線 14，其是區分為複數組位元線16，此些組位元線16包含一第一組位元線18，此第一組位元線18包含一位元線14。另有與位元線14互相垂直的複數條平行的字線20，其是包含一第一、第二字線22、24。與字線20互相平行的有複數條平行的共源線沈，其是包含一第一共源線28。上述位元線14、字線20與共源線沈會連接複數子存儲器陣列30，即2x1位元記憶晶胞。每一子存儲器陣列30連接一組位元線16、二字線20與一共源線26。由於每一子存儲器陣列30與位元線16、二字線20、共源線沈的連接關係極為相近，以下就相同處陳述之。請參閱圖4與圖5，每一子存儲器陣列30包含第一、第二記憶晶胞32、34，第一記憶晶胞32連接第一組位元線18的位元線14、第一共源線觀與第一字線22，第二記憶晶胞 34連接第一組位元線18的位元線14、第一共源線觀與第二字線對，第一、第二記憶晶胞 32、34互相對稱配置，並分別位於第一共源線觀的相異兩側。此外，在相鄰的二子存儲器陣列30中，二第二記憶晶胞34彼此相鄰且連接同一位元線14，以共用同一接點，如此便可縮小整體布局面積。第一記憶晶胞32更包含一場效電晶體36與一電容38，場效電晶體36具有一漂浮柵極，且場效電晶體36的漏極連接第一組位元線18的位元線14，源極連接第一共源線 28，電容38的一端連接場效電晶體36的漂浮柵極，另一端連接第一字線22，以接收第一字線22的偏壓，場效電晶體36接收第一組位元線18的位元線14與第一共源線M的偏壓， 以對場效電晶體36的漂浮柵極進行寫入資料或將場效電晶體36的漂浮柵極的資料進行抹除。第二記憶晶胞34更包含一場效電晶體40與一電容42，場效電晶體40具有一漂浮柵極，且場效電晶體40的漏極連接第一組位元線18的位元線14，源極連接第一共源線 28，電容42的一端連接場效電晶體40的漂浮柵極，另一端連接第二字線24，以接收第二字線M的偏壓，場效電晶體40接收第一組位元線18的位元線14與第一共源線觀的偏壓， 以對場效電晶體40的漂浮柵極進行寫入資料或將場效電晶體40的漂浮柵極的資料進行抹除。另外，在相鄰的二子存儲器陣列30中，二第二記憶晶胞34的場效電晶體40彼此相鄰且連接同一位元線14，以共用同一漏極接點44，進而縮小電路布局面積。請再參閱圖3，上述場效電晶體36、40可皆為位於P型基板或P型井區中的N型場效電晶體，亦或位於N型基板或N型井區中的P型場效電晶體，而本發明的操作方式因應N 型或P型場效電晶體而有不同，以下先說明場效電晶體36、40為N型場效電晶體的操作方式。為了清楚說明此操作方式，需對每一個記憶晶胞的名稱作明確的定義上述第一、第二記憶晶胞32、34皆作為一操作記憶晶胞，且可選取此些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作。與選取記憶晶胞連接同一位元線14，且未與選取記憶晶胞連接同一共源線26的操作記憶晶胞，作為複數同位元記憶晶胞；與選取記憶晶胞連接同一位元線14、共源線沈的操作記憶晶胞，作為一同源記憶晶胞；與選取記憶晶胞連接同一字線20的操作記憶晶胞，作為複數同字記憶晶胞；另其餘操作記憶晶胞則作為複數未選取記憶晶胞。第一實施例的操作方式如下，利用下面的操作方式，可使未與選取記憶晶胞連接同一共源線的其他未選取的記憶晶胞不受影響。於選取記憶晶胞連接的P型基板或P型井區施加基底電壓Vsubp,並於此選取記憶晶胞連接的位元線14、字線20、共源線沈分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一同位元記憶晶胞連接的字線20、共源線沈分別施加第二字電壓Vw2、第二共源電壓Vs2，於每一同字記憶晶胞連接的位元線14、共源線沈分別施加第二位元電壓 Vb2、第一共源電壓Vsi (每一同字記憶晶胞其共源線也共用)，於同源記憶晶胞連接的字線20 施加第二字電壓Vw2，於每一未選取記憶晶胞連接的位元線14、字線20、共源線沈分別施加第二位元電壓Vb2、第二字電壓Vw2、第二共源電壓Vs2，並滿足下列條件寫入時，滿足Vsubp接地，Vb2 為浮接，且 Vbl > Vsi，Vwl > Vsi，Vbl > Vsi > 0，Vbl > Vw2 > 0, Vbl > Vs2 > 0 ；抹除時， 滿足 Vsubp 接地，Vsi 為接地，Vb2 為浮接，Vbl > Vw2 > Vwl 彡 0，Vbl > Vs2 > Vwl ^ O0當場效電晶體36、40為P型場效電晶體時，根據上述記憶晶胞與電壓的定義，更於 N型井區或N型基板施加基底電壓Vsubn,並於寫入時，Vb2為浮接，Vsubn > Vsi > Vbl，Vsubn > Vsi > Vwl, Vsubn > Vs2 > Vbl, Vsubn > Vw2 > Vbl ；抹除時，Vb2 為浮接，Vsubn = Vsi 彡 Vwl > Vbl, Vsubn > Vs2 > Vbl, Vsubn > Vw2 > Vbl。當選取記憶胞進行抹除操作時，考慮與選取記憶晶胞連接同一位元線14與同一共源線沈的操作記憶胞，其必受到共源線沈的偏壓影響，而被寫。因此必須於寫完一個位元記憶晶胞後，利用特定偏壓使上述被誤寫的記憶晶胞回復。換言之，利用上述偏壓方式， 可在不外加隔絕電晶體之前提下，達到非易失存儲器使用上位元組寫入(byte write)、抹除(byte erase)的功能。以下介紹場效電晶體36、40及電容38、42的結構剖視圖，並以N型場效電晶體為例。請參閱圖6，N型場效電晶體46設於一作為半導體基板的P型半導體基板48中，並具有一漂浮柵極50，該漂浮柵極50上依序設有一氧化層52與一控制柵極M，控制柵極M與氧化層52、漂浮柵極50是形成電容56，且漂浮柵極50與控制柵極M的材質皆為多晶矽。 當半導體基板為N型時，則可在基板中設一 P型井區，再讓N型場效電晶體46設於P型井區中。此種記憶晶胞的結構設計，即快閃記憶體(Flash)架構，可大幅降低非易失存儲器陣列的面積及其成本。同樣地，當場效電晶體36、40及電容38、42的結構剖視圖以P型場效電晶體為例時，如圖7所示，P型場效電晶體47設於一作為半導體基板的N型半導體基板49中，並具有一漂浮柵極50，該漂浮柵極50上依序設有一氧化層52與一控制柵極M，控制柵極M與氧化層52、漂浮柵極50是形成電容56，且漂浮柵極50與控制柵極M的材質皆為多晶矽。 當半導體基板為P型時，則可在基板中設一 N型井區，再讓P型場效電晶體47設於N型井區中。為了徹底避免上述的誤寫操作，以下提供第二實施例。請同時參閱圖8、圖9與圖 10，此第二實施例與第一實施例差別僅在於每一組位元線16包含二條位元線14，因此第一組位元線18亦包含二條位元線14，其是分別連接同一子存儲器陣列30的第一、第二記憶晶胞32、34。此外，在相鄰二的子存儲器陣列30中，二第二記憶晶胞34彼此相鄰且連接同一位元線14，以共用同一接點，換言之，即二第二記憶晶胞34的場效電晶體40彼此相鄰且連接同一位元線14，以共用同一漏極接點44，如此便可縮小整體布局面積。請再參閱圖8，場效電晶體36、40可皆為位於P型基板或P型井區中的N型場效電晶體，亦或位於N型基板或N型井區中的P型場效電晶體，而第二實施例的操作方式因應N 型或P型場效電晶體而有不同，以下先說明場效電晶體36、40為N型場效電晶體的操作方式。為了清楚說明此操作方式，需對每一個記憶晶胞的名稱作明確的定義第一、第二記憶晶胞32、34皆作為一操作記憶晶胞，且可選取此些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作。與選取記憶晶胞連接同一位元線14，且未與選取記憶晶胞連接同一共源線沈的操作記憶晶胞，作為複數同位元記憶晶胞；與選取記憶晶胞連接同一字線20的操作記憶晶胞，作為複數同字記憶晶胞；另其餘操作記憶晶胞則作為複數未選取記憶晶胞。第二實施例的操作方式如下，利用下面的操作方式，可使其他未選取的記憶晶胞不受影響，以操作特定單一記憶晶胞。於選取記憶晶胞連接的P型基板或P型井區施加基底電壓Vsubp,並於此選取記憶晶胞連接的位元線14、字線20、共源線沈分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一同位元記憶晶胞連接的字線20、共源線沈分別施加第二字電壓Vw2、第二共源電壓Vs2，於每一同字記憶晶胞連接的位元線14、共源線沈分別施加第二位元電壓 Vb2、第一共源電壓Vsi (每一同字記憶晶胞其共源線也共用)，於每一未選取記憶晶胞連接的位元線14、字線20、共源線沈分別施加第二位元電壓Vb2、第二字電壓Vw2、第二共源電壓 Vs2，並滿足下列條件寫入時，滿足Vsubp接地，Vb2為浮接，且Vbl > Vsi，Vwl > Vsi，Vbl > Vsi > 0，Vbl > Vw2 > 0，Vbl > Vs2 > 0 ；抹除時，滿足 Vsubp 接地，Vsi 為接地，Vb2 為浮接，Vbl > Vw2 > Vwl ^ 0，Vbl > Vs2 > Vwl ^ 0。當場效電晶體36、40為P型場效電晶體時，根據上述記憶晶胞與電壓的定義，更於 N型井區或N型基板施加基底電壓Vsubn,並於寫入時，Vb2為浮接，Vsubn > Vsi > Vbl, Vsubn > Vsi > Vwl, Vsubn > Vs2 > Vbl, Vsubn > Vw2 > Vbl ；抹除時，Vb2 為浮接，Vsubn = Vsi 彡 Vwl > Vb, Vsubn > Vs2 > Vbl, Vsubn > Vw2 > Vbl。利用上述偏壓方式，可在不外加隔絕電晶體之前提下，同樣可達到非易失存儲器使用上位元組寫入(byte write，也稱為字節寫入)、位元組擦除(byte erase，也稱為字節擦除)的功能。由於同一子記憶晶胞陣列30中兩記憶晶胞32、34分別連接兩位元線14 ；因此同一子記憶晶胞陣列30中的第一字線22與第二字線M可連接於同一偏壓也不影響位元組寫入(byte write)、位元組擦除(byte erase)的功能，即可用同一接線接出，可以減少解碼區域的面積。當記憶晶胞在作寫的操作時，其電壓由約2. 5伏特或3. 3伏特經由電荷泵(charge pump)升壓加到一穩定高壓而來，但因漏極與源極間壓差，會造成漏極與源極間電流產生， 而使高壓產生變動；當電流愈大，高壓產生的變動愈大，其所需電荷泵(charge pump)愈強，在布局上的面積也愈大，通常Flash架構在作編程時，其所加偏壓為柵極電容與漏極加高壓，源極接地，其漏極與源極間電流約為500u安培/位元；而本發明在編程時，所加偏壓為柵極電容與漏極加高壓，源極加一中壓，其漏極與源極間電流約為50u安培/位元。本發明在編程所加偏壓條件下，產生電流較小，電荷泵(charge pump)布局上的面積也較小。至於第二實施例的場效電晶體36、40及電容38、42的結構剖視圖，與第一實施例相同，因此不再贅述。綜上所述，本發明不但具有面積較小與成本較低的flash架構，更可利用偏壓方式，以達到字節寫入(byte write)的功能。以上所述，僅為本發明一較佳實施例而已，並非用來限定本發明實施的範圍，故舉凡依本發明權利要求範圍所述的形狀、構造、特徵及精神所為的均等變化與修飾，均應包括於本發明的權利要求內。
權利要求
1.一種低成本電可擦可編程只讀存儲器陣列，其特徵在於，包含複數條平行的位元線，其是區分為複數組位元線，該些組位元線包含一第一組位元線.一入 ，複數條平行的字線，其是與該些位元線互相垂直，並包含第一、第二字線； 複數條平行的共源線，是與該些字線互相平行，並包含一第一共源線；以及複數子存儲器陣列，每一該子存儲器陣列連接一組該位元線、二該字線與一該共源線， 每一該子存儲器陣列包含一第一記憶晶胞，其是連接該第一組位元線、該第一共源線與該第一字線，以及一第二記憶晶胞，其是連接該第一組位元線、該第一共源線與該第二字線，該第一、第二記憶晶胞互相對稱配置，並分別位於該第一共源線的相異兩側。
2.根據權利要求1所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一組位元線包含一該位元線，其是連接該第一、第二記憶晶胞。
3.根據權利要求1所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一組位元線包含二該位元線，二該位元線分別連接該第一、第二記憶晶胞。
4.根據權利要求2或3所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，相鄰的二該子存儲器陣列中，該二第二記憶晶胞彼此相鄰且連接同一該位元線，以共用同一接點ο
5.根據權利要求2所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一、 第二記憶晶胞皆具位於P型基板或P型井區中的N型場效電晶體時，該第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取該些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與該選取記憶晶胞連接同一該位元線，且未與該選取記憶晶胞連接同一該共源線的該些操作記憶晶胞，作為複數同位元記憶晶胞，與該選取記憶晶胞連接同一該位元線、同一該共源線的該操作記憶晶胞，作為一同源記憶晶胞，與該選取記憶晶胞連接同一該字線的該些操作記憶晶胞，作為複數同字記憶晶胞，其餘該些操作記憶晶胞則作為複數未選取記憶晶胞，對該選取記憶晶胞進行操作的方法包含於該選取記憶晶胞連接的該P型基板或該P型井區施加基底電壓Vsubp,並於該選取記憶晶胞連接的該位元線、該字線、該共源線分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一該同位元記憶晶胞連接的該字線、該共源線分別施加第二字電壓Vw2、 第二共源電壓Vs2，於每一該同字記憶晶胞連接的該位元線、該共源線分別施加第二位元電壓Vb2、該第一共源電壓Vsi，於該同源記憶晶胞連接的該字線施加該第二字電壓Vw2，於每一該未選取記憶晶胞連接的該位元線、該字線、該共源線分別施加該第二位元電壓Vb2、該第二字電壓Vw2、該第二共源電壓Vs2，並滿足下列條件 寫入時，滿足Vsubp為接地，Vb2為浮接； Vbl > Vsi ； Vwl > Vsi ； Vbl > Vsi > 0 ； Vbl > Vw2 >0;以及 Vbl > Vs2 >0;以及抹除時，滿足Vsubp為接地，Vsi為接地，Vb2為浮接；vbl>vw2>vwl>0;以及 Vbl > Vs2 > Vwl ^ 0。
6.根據權利要求2所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一、 第二記憶晶胞皆具位於N型基板或N型井區中的P型場效電晶體時，該第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取該些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與該選取記憶晶胞連接同一該位元線，且未與該選取記憶晶胞連接同一該共源線的該些操作記憶晶胞，作為複數同位元記憶晶胞，與該選取記憶晶胞連接同一該位元線、同一該共源線的該操作記憶晶胞，作為一同源記憶晶胞，與該選取記憶晶胞連接同一該字線的該些操作記憶晶胞，作為複數同字記憶晶胞，其餘該些操作記憶晶胞則作為複數未選取記憶晶胞，對該選取記憶晶胞進行操作的方法包含於該選取記憶晶胞連接的該N型基板或該N型井區施加基底電壓Vsubn,並於該選取記憶晶胞連接的該位元線、該字線、該共源線分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一該同位元記憶晶胞連接的該字線、該共源線分別施加第二字電壓Vw2、 第二共源電壓Vs2，於每一該同字記憶晶胞連接的該位元線、該共源線分別施加第二位元電壓Vb2、該第一共源電壓Vsi，於該同源記憶晶胞連接的該字線施加該第二字電壓Vw2，於每一該未選取記憶晶胞連接的該位元線、該字線、該共源線分別施加該第二位元電壓Vb2、該第二字電壓Vw2、該第二共源電壓Vs2，並滿足下列條件 寫入時，滿足Vb2為浮接； Vsubn > Vsi > Vbl ；Vsubnl > VS1 >；Vsubn > Vs2 > Vbl;以及 Vsubn > Vw2 > Vbl;以及抹除時，滿足，Vb2為浮接；Vsubn = Vsi 彡 Vwl > Vbl ； Vsubn > Vs2 > Vbl;以及Vsubn〉〉Vbl。
7.根據權利要求3所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一、 第二記憶晶胞皆具位於P型基板或P型井區中的N型場效電晶體時，該第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取該些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與該選取記憶晶胞連接同一該位元線，且未與該選取記憶晶胞連接同一該共源線的該些操作記憶晶胞，作為複數同位元記憶晶胞，與該選取記憶晶胞連接同一該字線的該些操作記憶晶胞，作為複數同字記憶晶胞，其餘該些操作記憶晶胞則作為複數未選取記憶晶胞，對該選取記憶晶胞進行操作的方法包含於該選取記憶晶胞連接的該P型基板或該P型井區施加基底電壓Vsubp,並於該選取記憶晶胞連接的該位元線、該字線、該共源線分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一該同位元記憶晶胞連接的該字線、該共源線分別施加第二字電壓Vw2、 第二共源電壓Vs2，於每一該同字記憶晶胞連接的該位元線、該共源線分別施加第二位元電壓Vb2、該第一共源電壓Vsi，於每一該未選取記憶晶胞連接的該位元線、該字線、該共源線分別施加該第二位元電壓Vb2、該第二字電壓Vw2、該第二共源電壓Vs2，並滿足下列條件 寫入時，滿足Vsubp接地，Vb2為浮接； Vbl > Vsi ； Vwl > Vsi ； Vbl > Vsi > 0 ； Vbl > Vw2 >0;以及 Vbl > Vs2 >0;以及抹除時，滿足Vsubp接地，Vsi為接地，Vb2為浮接； vbl>vw2>vwl>0;以及 Vbl > Vs2 > Vwl ^ 0。
8.根據權利要求3所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一、 第二記憶晶胞皆具位於N型基板或N型井區中的P型場效電晶體時，該第一、第二記憶晶胞皆作為一操作記憶晶胞，在選取該些操作記憶晶胞其中之一作為選取記憶晶胞，以進行操作時，與該選取記憶晶胞連接同一該位元線，且未與該選取記憶晶胞連接同一該共源線的該些操作記憶晶胞，作為複數同位元記憶晶胞，與該選取記憶晶胞連接同一該字線的該些操作記憶晶胞，作為複數同字記憶晶胞，其餘該些操作記憶晶胞則作為複數未選取記憶晶胞，對該選取記憶晶胞進行操作的方法包含於該選取記憶晶胞連接的該N型基板或該N型井區施加基底電壓Vsubn,並於該選取記憶晶胞連接的該位元線、該字線、該共源線分別施加第一位元電壓Vbl、第一字電壓Vwl、第一共源電壓Vsi，於每一該同位元記憶晶胞連接的該字線、該共源線分別施加第二字電壓Vw2、 第二共源電壓Vs2，於每一該同字記憶晶胞連接的該位元線、該共源線分別施加第二位元電壓Vb2、該第一共源電壓Vsi，於每一該未選取記憶晶胞連接的該位元線、該字線、該共源線分別施加該第二位元電壓Vb2、該第二字電壓Vw2、該第二共源電壓Vs2，並滿足下列條件 寫入時，滿足Vb2為浮接； Vsubn > Vsi > Vbl ；Vsubn > VS1 >；Vsubn > Vs2 > Vbl;以及 Vsubn > Vw2 > Vbl;以及抹除時，滿足，Vb2為浮接；Vsubn = Vsi 彡 Vwl > Vbl ； Vsubn > Vs2 > Vbl;以及Vsubn〉〉Vbl。
9.根據權利要求1所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第一記憶晶胞包含一場效電晶體，其具有一漂浮柵極，且該場效電晶體的漏極連接該第一組位元線，源極連接該第一共源線；一電容，其一端連接該漂浮柵極，另一端連接該第一字線，以接收該第一字線的偏壓， 該場效電晶體接收該第一組位元線與該第一共源線的偏壓，對該場效電晶體的該漂浮柵極進行寫入資料或將該場效電晶體的該漂浮柵極的資料進行抹除。
10.根據權利要求1所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該第二記憶晶胞包含一場效電晶體，其具有一漂浮柵極，且該場效電晶體的漏極連接該第一組位元線，其源極連接該第一共源線；一電容，其一端連接該漂浮柵極，另一端連接該第二字線，以接收該第二字線的偏壓， 該場效電晶體接收該第一組位元線與該第一共源線的偏壓，對該場效電晶體的該漂浮柵極進行寫入資料或將該場效電晶體的該漂浮柵極的資料進行抹除。
11.根據權利要求9或10所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該場效電晶體為N型場效電晶體或P型場效電晶體。
12.根據權利要求9或10所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，該漂浮柵極上依序設有一氧化層與一控制柵極，該控制柵極與該氧化層、該漂浮柵極形成一電容，且該漂浮柵極與該控制柵極皆為多晶矽。
13.根據權利要求3所述的低成本電可擦可編程只讀存儲器陣列，其特徵在於，同一該子記憶晶胞陣列中的該第一字線與該第二字線連接相同字電壓。
全文摘要
本發明是揭露一種低成本電可擦可編程只讀存儲器(EEPROM)陣列，包含複數條平行的位元線、字線與共源線，此些位元線區分為複數組位元線，其包含一第一組位元線，字線包含一第一、第二字線，共源線包含一第一共源線。另有複數子存儲器陣列，每一子存儲器陣列連接一組位元線、二字線與一共源線，並包含一第一、第二記憶晶胞，第一記憶晶胞連接第一組位元線、第一共源線與第一字線，第二記憶晶胞連接第一組位元線、第一共源線與第二字線，第一、第二記憶晶胞互相對稱配置，並分別位於第一共源線的相異兩側。本發明不但具低成本，又具有位元組寫入、抹除的功能。
文檔編號H01L27/115GK102376718SQ20101024973
公開日2012年3月14日 申請日期2010年8月5日 優先權日2010年8月5日
發明者葉仰森, 戴家豪, 楊明蒼, 林信章, 範雅婷 申請人:億而得微電子股份有限公司