用於半導體封裝的連接晶片焊盤的引線框架的製作方法

2024-01-29 14:56:15

專利名稱：用於半導體封裝的連接晶片焊盤的引線框架的製作方法
技術領域：
本發明涉及一種用於成型塑料封裝的引線框架，該類型的成型塑料封裝密封一個或多個半導體裝置。更具體地，引線框架由單個導電襯底通過選擇性圖案化外部引線端、路徑電路和內部引線端的連續金屬移除工藝來形成。
背景技術：
一種類型的用於包裝半導體裝置的封裝是成型塑料封裝。半導體裝置被包裝在一塊提供環境保護的聚合體樹脂中。電信號通過多個不同的導電結構在半導體裝置和例如為印刷電路板(「PCB」)的外部電路之間傳輸。在引線式封裝中，導電引線框架具有內部引線端和相對的外部引線端。典型地通過化學蝕刻來形成引線框架配置。從蝕刻因素考慮，將內部引線端的間距(Pitch)限定至約引線框架的厚度。結果是，引線與半導體裝置之間限定有一距離且通過小直徑導線電互連至半導體裝置上的輸入/輸出焊盤。引線從內部引線端向外延伸以端接至焊接到外部電路接觸焊盤的外部引線端。這種類型的引線式封裝佔用的腳印(印刷電路版或者其它外部結構上的表面區域)遠大於半導體裝置的腳印。在半導體封裝產業中存在這樣一種需求減小半導體封裝的腳印，目標是獲得封裝腳印不大於半導體裝置腳印的晶片級封裝。在引線式封裝中，內部引線處的接合焊盤間距和用於電路板附著的封裝外部的連接盤(land)間距之間總具有頗大的差異。接合焊盤間距趨向於獲得較好的幾何結構以最大化地利用矽片實際佔用面積，而電路板級間距為 PCB布線和焊接保留更寬間隔。引線框架的從晶片接合焊盤間距至外部連接盤間距的輸出端導致封裝比半導體裝置佔用更大的腳印。這與晶片級封裝(「CSP」)的概念和需求相反。向CSP的發展趨勢促使「陣列」封裝的發展，其具有以合適的電路板附著間距的柵格陣列方式安排的外部連接盤。這種柵格陣列被限制在晶片的腳印之內。然而，這種封裝要求通過使用接口將半導體裝置接合焊盤連接到所期望的連接盤位置，該接口通常稱為內插器(interposer)。如在美國專利No. 6，477，034中所公開的，內插器是多層，通常是薄 2層或3層的、能夠實現間距輸出和電路連接的柔性或類似襯底。在此合併引入美國專利 No. 6，477，034全部內容作為參考。內插器並不是優選的。除了主要的成本增加之外，在封裝組裝時還需要額外的處理步驟。球形柵格陣列(「BGA」)封裝使用印刷電路板襯底用於電路布線和用於支撐連接盤在應用界限內的重新定位，即折衷布線特徵/能力上的技術限制對抗板附著熱焊接的限制。為了實現密集封裝和連接盤的定位，許多BGA襯底利用具有通孔的多層配置。然而，使用這種BGA襯底和額外的通孔極大地增加了成本和處理步驟。McLellan等的美國專利No. 6，498，099中公開了一種用來製造方形扁平無引腳式 (「QFN」)封裝的引線框架的方法，在此合併引入其全部內容作為參考。部分蝕刻導電襯底的第一側以限定出焊盤附著和內部引線端。半導體裝置接合到部分被限定的焊盤附著且通過打線等電互連到部分被限定的內部引線端。然後將半導體裝置、部分被限定的焊盤附著、 部分被限定的內部引線和打線密封在聚合成型樹脂內。然後蝕刻導電襯底的相對的第二側以電隔離焊盤附著和內部引線端以及限定出外部引線端。共有的美國專利號6，812，552公開了另一種用於製造QFN封裝的方法，且在此合併引入其全部內容作為參考。已經授權為美國專利No. 6，812，552的申請在2003年10月 30日公開，其美國專利申請公開號為US 2003/0203539A1。然而，仍然存在對製造這樣一種晶片級和其它半導體封裝的方法的需求其具有正確定位的內部和外部引線端以及路徑電路，其不需要複雜的製造步驟或包含附加的內插器電路。進一步地存在對通過這種方法所製造的封裝的需求。

發明內容
根據本發明的第一實施例，提供了一種用於包裝至少一個半導體裝置的封裝。該封裝包括具有相對第一和第二側的引線框架。引線框架的第一側具有平坦的第一側表面和連接盤(land)陣列，每個連接盤的表面包括一部分第一側表面；連接盤適合接合到外部電路且被安排成第一圖案。引線框架的第二側具有平坦的第二側表面和晶片附著點陣列。每個晶片附著點包括一部分第二側表面。晶片附著點被安排成第二圖案且直接電互連到半導體裝置上的輸入/輸出焊盤。多個電隔離的路徑電路位於引線框架的第二側上。每個路徑電路具有包括一部分第二側表面且與晶片附著點共面的表面、電互連連接盤陣列和晶片附著點陣列的獨立組合。連接盤和晶片附著點由單片電路導電結構形成。設置在引線框架第一側上以及各個連接盤之間的第一成型化合物具有包括一部分第一側表面的表面。第二成型化合物密封半導體裝置、晶片附著點陣列和路徑電路。根據本發明的另一個實施例，用於包封至少一個半導體裝置的封裝具有引線框架、晶片附著點、以及上述路徑電路，但是第一成型化合物的表面相對於平坦的第一側表面凹進。因而連接盤在封裝和外部印刷電路板之間具有離開(Stand-off)距離。根據本發明額外實施例，用於包封至少一個半導體裝置的封裝具有引線框架、晶片附著點、以及如關於第一實施例所描述的路徑電路，除了晶片附著點並不與路徑電路共面，而是從第二側表面突出。半導體裝置和路徑電路之間增加的間隔促進了第二成型化合物在裝置內側的流動。根據本發明的進一步的實施例，用於包封至少一個半導體裝置的封裝具有引線框架、晶片附著點、以及如關於第一實施例所描述的路徑電路，除了第一成型化合物的表面相對於平坦的第一側表面凹進以使得連接盤具有離開距離、以及晶片附著點不與路徑電路共面，而是從第二側表面突出。根據本發明的再一實施例，提供了一種包括具有相對第一和第二側的引線框架的封裝。引線框架的第一側具有平坦的第一側表面和連接盤陣列，每個連接盤的表面包括一部分第一側表面；連接盤適合接合到外部電路且被安排成第一圖案。引線框架的第二側具有平坦的第二側表面，其含有一晶片焊盤和一引線接合點陣列。每個引線接合點可以包括一部分第二側表面。引線接合點被安排成第二圖案且直接電互連到半導體裝置上的輸入/ 輸出焊盤。多個與晶片焊盤共面的電隔離的路徑電路位於引線框架的第二側上。每個路徑電路具有包括一部分第二側表面且與引線接合點共面的表面、電互連連接盤陣列和引線接合點陣列的獨立組合。連接盤和引線接合點由單片電路導電結構形成。設置在引線框架第一側上以及單個連接盤之間的第一成型化合物具有包括一部分第一側表面的表面。第二成型化合物密封半導體裝置、晶片焊盤、引線接合點陣列和路徑電路。根據本發明的另外的實施例，封裝包括如上所述的引線框架和引線接合點，但是在引線框架的第二側上以非導電層代替晶片焊盤。半導體裝置設置在非導電層上，且引線接合連接被設置到裝置。至少一個路徑電路在非導電層之下延伸，且至少一個連接盤位於第一側表面的對應於由半導體裝置覆蓋的那部分第二側表面的部分上，所以至少一個電導體在半導體裝置之下從第一側表面延伸到第二側表面且電連接到在非導電層之下延伸的路徑電路。根據這些實施例，容易地提供了晶片級封裝和包封多個裝置的封裝。此外，引線框架可以由單片電路導電結構形成且由第一成型化合物支撐。這導致引線框架堅固耐用且較少存在涉及共面降低的問題。本發明的各種實施例的細節在下述附圖和說明書中闡述。本發明的其它特徵、目的和優點能從說明書和圖、以及權利要求書明顯得出。


圖1為圖案化成引線框架之前的導電襯底的橫截面圖。圖2A以及圖2B分別為第一側上被部分圖案化的引線框架的頂視平面圖和橫截面圖。圖3A以及圖;3B分別為具有嵌入在聚合物成型樹脂內的特徵的、部分被圖案化的引線框架的頂視平面圖和橫截面圖。圖4為在部分被圖案化的引線框架的第二側內形成引線柱的橫截面圖。圖5A以及圖5B分別為在部分被圖案化的引線框架的第二側中形成已選擇路徑的弓I線框架特徵的頂視平面圖和橫截面圖。圖6A以及圖6B分別為將半導體裝置附著到引線柱的頂視平面圖和橫截面圖。圖7為根據本發明的第一實施例的連接半導體封裝的引線框架的橫截面圖。圖8為根據本發明的晶片級封裝的橫截面圖。圖9為根據本發明的用於多裝置封裝的連接盤陣列的底視平面圖。圖10為用於圖9的多裝置封裝的晶片附著點陣列的頂視平面圖。圖11為圖9的附著有多個裝置的晶片附著點陣列的頂視平面圖。圖12為根據另一實施例的包含圖2B所示的導電襯底、在引線框架的相對的第一和第二側上具有連接盤和晶片附著點的引線框架的橫截面圖。圖13A以及圖1 分別為根據本發明的一實施例的、在圖12的部分被圖案化的引線框架的第二側上形成已路徑化引線框架特徵的頂視平面圖和橫截面圖，所述已路徑化引線框架結構包含路徑電路和晶片附著點。圖14A以及圖14B分別為半導體裝置附著到圖13A和13B的引線框架的晶片附著點的頂視平面圖和橫截面圖。圖15為根據一個實施例的連接半導體封裝的引線框架的橫截面圖，其中成型化合物密封圖14A和14B的半導體裝置、晶片附著點、和路徑電路。圖16A以及圖16B分別為根據本發明的另一實施例的、在部分被圖案化引線框架的第二側上形成包含路徑電路和晶片焊盤的已路徑化引線框架結構的頂視平面圖和橫截面圖。圖16C為圖16A和16B的引線框架的底部透視圖。圖17A以及圖17B分別為將半導體裝置附著到圖16A和16B的晶片焊盤和引線框架的頂視平面圖和橫截面圖。圖18為根據一實施例的連接半導體封裝的引線框架的橫截面圖，其中成型化合物密封圖17A和17B的半導體裝置、晶片焊盤和路徑電路。圖19A和圖19B分別為根據本發明的又一實施例的、在部分被圖案化引線框架的第二側上形成包括路徑電路的已路徑化引線框架特徵的頂視平面圖和橫截面圖。圖19C為圖19A和19B的引線框架的底部透視圖。圖20A以及圖20B分別為將半導體裝置附著到圖19A和19B的引線框架的頂視平面圖和橫截面圖。圖21為根據一實施例的、連接半導體封裝的引線框架的橫截面圖，其中成型化合物密封圖20A和20B的半導體裝置和路徑電路。不同圖中的相似的附圖標記和標識表示相同的部件。
具體實施例方式圖1為導電襯底10的橫截面圖，其將被圖案化成引線框架，用於發送用來包封至少一個半導體裝置的半導體封裝中的電信號。導電襯底10可以由任何合適的導電材料形成且優選由銅或銅基合金形成。銅基合金的意思是導電襯底10包含多於50%重量的銅。 導電襯底10優選具有從0. IOmm至0. 25mm(0. 004英寸至0. 010英寸)的厚度，且典型地以部分附著到各個單體化襯底的環繞的形式存在，而單體化典型地為製造工藝的最後步驟。具有晶片附著柱的倒裝片封裝參考圖2B，部分地圖案化導電襯底10的第一側12以形成由溝道16隔離的連接盤 14陣列，第一側12上的每個連接盤14的表面包括引線框架平坦的第一側表面的一部分。可以採用任何可控的除去(subtractive)工藝，例如化學蝕刻或雷射切除來形成溝道。例如，可以在用於形成連接盤14的第一表面部分上被覆化學抗蝕劑，然後在合適的蝕刻劑下使第一表面暴露一段能有效形成溝道16的時間。典型地，溝道16的深度為導電襯底的厚度的40%至99%，且優選地，該溝道深度為導電襯底厚度的45%至65%。如圖2A所示，連接盤14形成為陣列圖案，適合於與外部電路接合，例如與外部印刷電路板上的接合焊盤陣列相匹配。為了方便通過焊接到外部電路板的附著，連接盤14可以採用各種可焊材料，例如焊膏、Sn、Ag、Au、NiAu等來修飾或電鍍。然後將第一成型化合物設置到溝道16中。如圖:3B所示，第一聚合物成型樹脂 18優選地平齊填充溝道16，使得連接盤14的第一側變成適合接合到外部電路的無引線 (lead-less)連接盤。在此實施例中，連接盤14以及成型化合物18的表面是共面的且包括引線框架平坦的第一側表面。作為選擇，第一聚合物成型樹脂可以添加成稍微小於溝道16 深度的深度，從而成型化合物的表面相對於第一側表面凹進，並且連接盤在封裝和外部印刷電路板之間具有離開距離。優選地，第一成型樹脂18是不導電的且優選為具有在250°C 至300°C範圍內的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第一成型樹脂可以是低溫熱玻璃合成物，例如CERPAK或CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。這個組件，如圖3A所述的引線框架前體20，可以由引線框架供應商向做進一步加工的封裝裝配廠商提供，或者所述加工可以由引線框架製造商繼續做。如圖4所示，導電襯底10的相對第二側22隨後被圖案化以形成晶片附著點24，晶片附著點M形成為陣列形式，能有效直接電互連到半導體裝置上的輸入/輸出焊盤。可以採用任何合適的方法，例如化學蝕刻或者雷射切除來圖案化晶片附著點M。優選地，化學抗蝕劑材料被施加在所述陣列圖案中，然後將第二側暴露到蝕刻溶液中一定時間，此時間能有效移除足夠的材料以定義出晶片附著點對。如圖5A和5B所示，進一步圖案化第二側22以形成電互連晶片附著點M和連接盤14的路徑電路26。移除路徑電路之間的金屬以電隔離晶片附著點-路徑電路-連接盤的獨立組合。路徑電路沈每個具有包括一部分平坦第二側表面的表面且電互連連接盤14 陣列和晶片附著點M陣列的獨立組合。在此實施例中，每個晶片附著點M從引線框架的第二側表面突出。如圖6A和6B所示，半導體裝置28被直接附著且在晶片附著點M電互連到引線框架。「直接」的意思是通過倒裝片方法互連，而不使用中間導線接合或載帶自動接合(TAB) 帶。晶片附著點M設置成與裝置觀的輸入/輸出焊盤相對且通過互連30來互連。合適的互連30包括主要組分選自由金、錫和鉛構成的組的焊料，其具有在1801至範圍之間的熔化溫度。在此實施例中，晶片附著柱34從路徑電路沈向上延伸；裝置觀的底側因而在路徑電路26的表面上方一距離32。如下所述，半導體裝置28和路徑電路沈之間的間隔32選擇用來促進第二成型化合物的流動。此間隔通常為至少25微米；在此實施例中， 間隔為至少75微米。在其它實施例中，間隔可以在約100微米至約150微米的範圍內。優選地，間隔32的50%至75% (高度)是源自(dueto)晶片附著柱34且該間隔的50%至 25% (高度)是源自互連30。參考圖7，然後第二成型化合物36密封半導體裝置28、晶片附著點M和路徑電路沈從而得到用於包封至少一個半導體裝置的封裝38。與第一成型化合物18 —樣，第二成型化合物36是不導電的，且優選為具有250°C至300°C範圍的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第二成型化合物也可以是低溫熱玻璃合成物，例如CERPAK或 CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。晶片附著點24、晶片附著柱34、路徑電路沈以及連接盤14的組合稱為「再分布引線框架」或RDLF。RDLF由作為單片結構的單個導電襯底形成。在圖7所示的封裝實施例中，連接盤14陣列比晶片附著點M陣列佔用了更大的實際佔用面積。這種類型的封裝是 QFN(方形扁平無引線)倒裝片封裝。本發明的封裝38相對於以前的QFN倒裝片封裝的優點如下a.路徑電路扁平地被支撐在第一成型化合物上，不具有膠合電路跡線或組合電路跡線所涉及到的扁平度問題；b.由於被支撐，不會出現引線接頭的不共平面問題；c.倒裝片的互連高度牢靠，並可應用於所有封裝尺寸和封裝格式；d.在採用蝕刻的無引線倒裝片封裝中，在封裝下面沒有暴露的電路跡線或路徑電路(routing circuit)；
e.適應於任何的晶片焊盤定位和間距；f.接近100%的成品率和質量一致性；g.不需要內插器且適用於現有的晶片設計；h.封裝區內可以以混合式互連(導線接合、鋁絲超聲接合、倒裝片附著等)被填充 (populated)；i.適合於密封多個晶片和無源表面附著；j.沒有電路跡線或路徑電路暴露於封裝底部，只存在具有或不具有所需的離開距離的無引線的連接盤；k.由於不需要單獨的內插器，封裝可以很薄；以及1.封裝可以給出暴露在封裝底部的熱焊盤，像晶片焊盤那樣可以連接到晶片上的接地點或熱凸塊。其它的RDLF封裝配置圖8示明了本發明的晶片級封裝40中的RDLP (再分布引線框架封裝)。在此實施例中，最外側列的連接盤14'均位於半導體裝置觀的腳印下，後續列的連接盤14"均位於由最外側列的連接盤14'限定的界限內。CSP 40佔用的實際佔用面積與半導體裝置觀所佔用的實際佔用面積量大體上相同。圖9至11示明了在多裝置封裝中的本發明的實施例。儘管所描述的任何RDLP配置可以同樣用於單裝置封裝。圖9示明了根據本發明的、用於多裝置封裝的連接盤陣列底視平面圖。除了用於電互連到外部電路的連接盤14外，導電襯底的第一側可以被圖出案化成用於熱互連到外部散熱器的熱沉42。圖10示明了晶片附著點M陣列通過路徑電路沈互連到圖9的連接盤14的頂視平面圖。在第二側中圖案化出的其它特徵包括熱互連到熱沉42的晶片焊盤44和用於諸如電阻器或電容器等無源裝置的接合點46。部分接合點46可以被覆可焊接金屬，例如金，從而便於無源裝置的附著。圖11示明了由本發明的RDLP能得到的一些靈活性。第一半導體裝置觀被倒裝片接合到晶片附著點。第二半導體裝置觀『被附著到晶片焊盤44且引線接合48到引線接合焊盤50。無源裝置52焊接到接合點46且電互連M到第二半導體裝置觀『。然後將圖 11所描述的多個特徵和裝置密封到第二成型樹脂(未示出)中以完成多裝置封裝。具有與路徑電路共面的晶片附著點的倒裝片封裝圖12-15描述了根據本發明另一實施例的半導體封裝的形成。如同第一實施例， 將導電襯底10圖案化成引線框架，以用來發送用於包封至少一個半導體裝置的半導體封裝中的電信號。導電襯底10 (由任何合適導電材料形成，優選銅或銅基合金)具有第一側， 其被部分圖案化以形成由溝道隔離的連接盤14陣列。第一側上的每個連接盤14的表面包括引線框架的一部分第一側表面121。溝道可以由任何可控的除去工藝，例如化學蝕刻或雷射切除來形成。例如，可以採用化學抗蝕劑來被覆要形成連接盤14的部分第一表面，然後將第一表面暴露於合適的蝕刻劑中一定時間，該時間可以有效地形成溝道。典型地，溝道具有的深度是導電襯底的厚度的40%至99%，優選地，溝道深度是導電襯底厚度的45%至 65%。連接盤14形成為陣列圖案，從而適合於被接合到外部電路，例如與外部印刷電路板上的接合焊盤陣列相匹配。如上所述，為了促進通過焊接到外部電路板的附著，連接盤14 可以採用各種可焊接材料，例如焊膏、Sn、Ag、Au、NiAu等來修飾或電鍍。如圖12所示，然後將第一成型化合物18設置到隔離連接盤14的溝道內。典型為聚合物成型樹脂的第一成型化合物優選地平齊填充溝道，以便使第一側12上的連接盤14 變成適於接合到外部電路的無引線連接盤。在此實施例中，連接盤14和成型化合物18的表面是共面的，且包括引線框架的平坦第一側表面121。作為選擇，聚合物成型樹脂所添加的深度可以微小於溝道的深度，從而成型化合物的表面相對第一側表面凹進，且連接盤在封裝和外部印刷電路板之間具有離開距離。優選地，第一成型化合物18是不導電的，且優選為具有在250°C至300°C範圍內的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第一成型化合物可以是低溫熱玻璃合成物，例如CERPAK或CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。這個組件可以由引線框架供應商向做進一步加工的封裝裝配廠商提供，或者所述加工可以由引線框架製造商繼續做。如圖12所示，導電襯底10具有與第一側12相對的第二側22。如圖13A和13B所示，圖案化側22以形成路徑電路沈。可以採用任何合適的方法，例如化學蝕刻或雷射切除來圖案化導電材料。優選的，化學抗蝕劑材料被施加到電路圖案中，然後將第二側22暴露到蝕刻溶液中一定時間，此時間可以有效地移除足夠的導電材料以定義出路徑電路26。如圖13A和1 所示，移除路徑電路沈之間的區域內的足夠的材料以暴露成型化合物18的表面120，同時路徑電路與導電材料的表面122共面。最好如圖1 所示，在此實施例中的引線框架因而具有分別平坦的第一和第二側表面121，122。在圖1 和其它橫截面視圖中，引線框架的第二側上的導電區可能看似彼此接觸。然而，與相應的平面圖(舉例來說，圖13A)相比，應當清楚的是這僅僅是看邊緣上的那些區域的效果；對於觀察者來說，看似接觸的區域實際上相隔開，並且具有不同的距離。最好如圖13A所示，晶片附著點124陣列形成在引線框架的第二側上。路徑電路 26電互連晶片附著點IM和連接盤14。移除路徑電路之間的金屬以電隔離晶片附著點-路徑電路-連接盤的獨立組合。在此實施例中，晶片附著點1 與路徑電路沈共面；沒有形成晶片附著柱(對比圖5B、6B和圖13B、14B)。晶片附著點IM形成為陣列形式，此陣列形式可以有效地直接電互連到半導體裝置上的輸入/輸出焊盤。半導體裝置觀被直接附著且電互連到晶片附著點124，如圖14A和14B所示。「直接」的意思是通過倒裝片方法來互聯，而不使用中間引線接合或載帶自動接合(TAB)帶。晶片附著點1 設置成與裝置觀的輸入/輸出焊盤相對且通過互連30來互連。合適的互連 30包括主要組分選自由金、錫和鉛構成的組的焊料，其具有在180°C至240°C之間範圍的融化溫度。半導體裝置觀和路徑電路沈之間的間隔足以允許第二成型化合物36在裝置觀之上和之下兩處的流動。在此實施例中，間隔為至少25微米。參考圖15，然後使第二成型化合物36密封半導體裝置觀，晶片附著點IM和路徑電路沈以完成用於包封至少一半導體裝置的封裝138。如同第一成型化合物18，第二成型化合物36是不導電的且優選為具有250°C至300°C範圍的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第二成型化合物也可以是低溫熱玻璃合成物，例如CERPAK或 CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。
半導體裝置觀和路徑電路沈之間的距離至少為約25微米；由此距離限定的空間填充有第二成型化合物36。根據此實施例，晶片附著點124、路徑電路沈和連接盤14的組合稱為「再分布引線框架」或RDLF。RDLF由作為單片結構的單個導電襯底形成。在此實施例的封裝138種， 連接盤14陣列具有的橫向範圍Ll大於晶片附著點124陣列的橫向範圍L2(見圖13A)。這種類型的封裝是QFN(方形扁平無引線)倒裝片封裝。QFN封裝138具有如上面參考封裝38所討論的相同的優點，且此外，還具有進一步高度減小和加工步驟更少的優點。可以意識到封裝138的DRLF也可以用於再分布引線框架封裝(RDLP)，類似於上面所討論的且在圖8-11中示出的封裝38。例如，具有封裝138的RDLP可以用於晶片級封裝 (參見圖8)，其中裝置28、晶片附著點124陣列、連接盤14陣列的橫向範圍都實質相等。具有晶片焊盤的引線接合式晶片封裝圖16A至18示明了根據本發明另一個實施例的半導體封裝的形成。如以上實施例所述，將導電襯底10圖案化成引線框架，以用來發送用於包封至少一個半導體裝置的半導體封裝中的電信號。導電襯底10(由任何合適導電材料形成，優選銅或銅基合金)具有第一側，其部分被圖案化以形成由溝道隔離的連接盤14陣列。第一側上的每個連接盤14的表面包括引線框架的一部分第一側表面121 (參見圖1 。溝道可以由任何可控的除去工藝形成，例如化學蝕刻或雷射切除。例如，可以採用化學抗蝕劑來被覆用於形成連接盤14的部分第一表面，然後將第一表面暴露於合適的蝕刻劑一定的時間，該時間可以有效地形成溝道。典型地，溝道具有的深度是導電襯底的厚度的40%至99%，優選地，溝道深度是導電襯底厚度的45%至65%。連接盤14被形成為陣列圖案，這適合被接合到外部電路，例如與外部印刷電路板上的接合焊盤陣列相匹配。如上所述，為了促進通過焊接到外部電路板的附著，連接盤14可以採用各種可焊接材料，例如焊膏、Sn、Ag、Au、NiAu等來修飾或電鍍。然後將第一成型化合物18設置到隔離連接盤14的溝道內。典型為聚合物成型樹脂的第一成型化合物優選地平齊填充溝道，以便使第一側上的連接盤14變成適於接合到外部電路的無引線連接盤。在此實施例中，連接盤14和成型化合物18的表面共面，且包括引線框架的平坦第一側表面221。作為選擇，聚合物成型樹脂所添加的深度可以稍微小於溝道的深度，從而成型化合物的表面相對第一側表面凹進，且連接盤在封裝和外部印刷電路板之間具有離開距離。優選地，第一成型化合物18是不導電的，且優選為具有250°C至300°C範圍的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第一成型化合物可以是低溫熱玻璃合成物，例如CERPAK或CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。這個組件可以由引線框架供應商向做進一步加工的封裝裝配廠商提供，或者所述加工可以由引線框架製造商繼續做。如以上實施例所述，導電襯底10具有與第一側相對的第二側。如圖16A和16B所示，圖案化第二側以形成晶片焊盤225和路徑電路226。可以採用任何合適的方法，例如化學蝕刻或雷射切除來圖案化導電材料。優選的，將化學抗蝕劑材料施加到電路圖案中，然後將第二側暴露到蝕刻溶液中一定時間，此時間可以有效地移除足夠的導電材料以定義出晶片焊盤225和路徑電路226。如圖16A和16B所示，移除晶片焊盤和路徑電路之間、以及各路徑電路之間的區域內的足夠的材料以暴露成型化合物18的表面220，同時晶片焊盤和路徑電路與導電材料的表面222共面。最好如圖16B所示，在此實施例中的引線框架因而具有分別平坦的第一和第二側表面221，222。最好如圖16A所示，引線接合點2M陣列被形成在引線框架的第二側上，與晶片焊盤225間隔開且包圍晶片焊盤225。路徑電路226電互連引線接合點2 和連接盤14。移除路徑電路之間的金屬以電隔離引線接合點-路徑電路-連接盤的獨立組合。在此實施例中，引線接合點2M與路徑電路2 共面。引線接合點2M被安排用於電連接到半導體裝置上的輸入/輸出焊盤。尤其是，引線接合點2M有利地可以用促進引線接合的材料，例如 Ag、NiPdAu, NiAu等來修飾或電鍍。在此實施例中，晶片焊盤佔據第二側表面的中心部分，且連接盤和引線接合點都被安排在晶片焊盤的外圍附近。晶片焊盤設置在襯底的沒有連接盤的中心部分上。圖16C 是在此實施例中引線框架的底視圖；襯底的對應於晶片焊盤的位置的部分具有暴露的底表面214且由連接盤14包圍(對照圖3A)。半導體裝置2 直接附著到晶片焊盤225且通過導線223電互連到引線接合點 224，如圖17A和17B所示。路徑電路2 可以沿各種不同的路徑；這允許引線接合點2 被安排從而改善引線布局。參考圖18，然後使第二成型化合物36密封半導體裝置228、引線接合點2 和路徑電路226以完成用於包封至少一個半導體裝置的封裝238。如同第一成型化合物18，第二成型化合物36是不導電的且優選為具有250°C至300°C範圍的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第二成型化合物也可以是低溫熱玻璃合成物，例如CERPAK或 CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。在此實施例中，引線框架是由作為單片結構的單個導電襯底形成的再分布引線框架(RDLF)。在此實施例的封裝238中，連接盤14陣列具有的橫向範圍L21大於引線接合點 224陣列的橫向範圍L22 (見圖16A)。這種類型的封裝是QFN(方形扁平無引線)封裝。封裝238的RDLF也可以用於再分布引線框架封裝(RDLP)，類似於如上面所討論的且在圖9-11中示出的封裝。具有附加引線接合點的引線接合晶片封裝圖19A至21示明了根據本發明又一實施例的半導體封裝的形成。如同上述實施例，將導電襯底10圖案化成引線框架，以用來發送用於包封至少一個半導體裝置的半導體封裝中的電信號。導電襯底10(由任何合適導電材料形成，優選銅或銅基合金)具有第一側，其被部分圖案化以形成由溝道隔離的連接盤14陣列。第一側上的每個連接盤14的表面包括引線框架的一部分第一側表面121(參見圖12)。溝道可以由任何可控的除去工藝， 例如化學蝕刻或雷射切除來形成。例如，可以採用化學抗蝕劑來被覆用於形成連接盤14的部分第一表面，然後將第一表面暴露於合適的蝕刻劑中一定時間，該時間可以有效地形成溝道。典型地，溝道具有的深度是導電襯底的厚度的40%至99%，優選地，溝道深度是導電襯底厚度的45%至65%。連接盤14被形成為陣列圖案，這適合被接合到外部電路，例如與外部印刷電路板上的接合焊盤陣列相匹配。如上所述，為了促進通過焊接附著到外部電路板的附著，連接盤14可以採用各種可焊接材料，例如焊膏、Sn、Ag、Au、NiAu等來修飾或電鍍。
然後將第一成型化合物18設置到隔離連接盤14的溝道內。典型為聚合物成型樹脂的第一成型化合物優選地平齊填充溝道，以便使第一側上的連接盤14變成適於接合到外部電路的無引線連接盤。在此實施例中，連接盤14和成型化合物18的表面共面，且包包括引線框架的平坦第一側表面221。作為選擇，聚合物成型樹脂被添加的深度可以稍微小於溝道的深度，從而成型化合物的表面相對第一側表面凹進，且連接盤在封裝和外部印刷電路板之間具有離開距離。優選地，第一成型化合物18是不導電的，且優選為具有250°C至300°C範圍的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇，第一成型化合物可以是低溫熱玻璃合成物，例如CERPAK或CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。這個組件可以由引線框架供應商向做進一步加工的封裝配廠商提供，或者所述加工可以由引線框架製造商繼續做。如上述實施例所述，導電襯底10具有與第一側相對的第二側。如圖19A和19B所示，圖案化第二側以形成包含引線接合點224的路徑電路226。可以採用任何合適的方法， 例如化學蝕刻或雷射切除來圖案化導電材料。優選的，將化學抗蝕劑材料施加到電路圖案中，然後將第二側暴露到蝕刻溶液中一定時間，此時間可以有效地移除足夠的導電材料以定義出路徑電路226。如圖19A和19B所示，移除晶片焊盤和路徑電路之間以及各路徑電路之間的區域內的足夠的材料以暴露成型化合物18的表面220，同時晶片焊盤和路徑電路都與導電材料的表面共面，這與上述實施例一樣。最好如圖19B所示，在此實施例中的引線框架因而具有平坦的第一和第二側表面。最好如圖19A所示，引線接合點2M陣列被形成在引線框架的第二側上。路徑電路 226電互連引線接合2M和連接盤14。移除路徑電路之間的金屬以電隔離引線接合點-路徑電路-連接盤的獨立組合。在此實施例中，引線接合點2M與路徑電路2 共面。引線接合點2M被安排成用於電連接到半導體裝置上的輸入/輸出焊盤。尤其是，引線接合點 224可以有利地用促進引線接合的材料，例如Ag、NiPdAiuNiAu等來修飾或電鍍。在此實施例中，第二側表面設置(populate)有電連接到連接盤14的引線接合點 224，其中連接盤在第一側表面上以規則陣列排列(參見圖19C)。因而，在第二側表面中心部分，一些路徑電路具有暴露的金屬表面。非導電層230覆蓋這些金屬表面，如圖20A所示。 層230可以是非導電環氧樹脂或非導電膏。引線接合點2M被安排在層230所覆蓋的區域的外圍附近。半導體裝置2 設置在層230上且通過引線223電互連到引線接合點224，如圖 20A和20B所示。用於層230的非導電材料可以散布在第二側表面上，或者作為選擇可以在附著裝置之前施加到裝置的背側上。至少一個路徑電路在裝置2 和層230之下通向與引線框架中心部分中的連接盤連接(對比圖19A和20A)。因而，這種路徑電路連接在裝置下從引線框架的第一側延伸到第二側的導電體(「有源柱」)。這種安排比前述實施例具有更多數量的引線接合點(對比圖17A和20A)。因而，此實施例的引線框架提供有更多的I/O容量。參考圖21，然後使第二成型化合物36密封半導體裝置228，引線接合點2 和路徑電路2 以完成用於包封至少一半導體裝置的封裝M8。如同第一成型化合物18，第二成型化合物36是不導電的且優選為具有250°C至300°C範圍的流動溫度的聚合物成型樹脂，例如環氧樹脂。作為選擇地，第二成型化合物也可以是低溫熱玻璃合成物，例如CERPAK或 CERDIP封裝中的用於將引線框架附著到陶瓷基座的那些。如同其它實施例一樣，此實施例中的引線框架是由作為單片結構的單個導電襯底形成的再分布引線框架(RDLF)。在此實施例的封裝248中，連接盤14陣列具有的橫向範圍大於或等於引線接合點224陣列的橫向範圍。這種類型的封裝是QFN(方形扁平無引線) 封裝。封裝248的RDLF也可以用於再分布引線框架封裝(RDLP)，類似於如上所討論的且在圖9-11中示出的封裝。本發明的數個實施例已經做了描述。然而，可以理解在不超出本發明的精神和範圍的情況下，可以做出各種修改。因而，其它實施例也落入以下權利要求的範圍內。
權利要求
1.一種用於包封至少一個半導體裝置08)的封裝(138)，包括引線框架，所述引線框架包含導電襯底且具有相對的第一和第二側，所述引線框架的所述第一側具有平坦的第一側表面(121)和連接盤(14)陣列，每個所述連接盤的表面包括一部分所述第一側表面，所述連接盤適於接合到外部電路且安排成第一圖案，以及所述引線框架的所述第二側具有平坦的第二側表面(12 和晶片附著點(124)陣列， 每個所述晶片附著點包括一部分所述第二側表面，所述晶片附著點安排成第二圖案且通過互連(30)直接電互連到所述至少一個半導體裝置08)上的輸入/輸出焊盤，所述晶片附著點設置成與所述輸入/輸出焊盤相對，和多個電隔離的路徑電路(26)，其每個具有包括一部分所述第二側表面且與所述晶片附著點(124)共面的表面，且其電互連所述連接盤(14)陣列和所述晶片附著點(124)陣列的獨立組合；第一成型化合物(18)，其設置在所述引線框架的所述第一側上且位於所述連接盤 (14)陣列的各個連接盤之間，所述第一成型化合物具有包括一部分所述第一側表面(121) 的表面；以及第二成型化合物(36)，其密封所述至少一個半導體裝置( )、所述晶片附著點(124) 陣列和所述路徑電路06)，其中所述連接盤和所述晶片附著點由單片導電結構形成，且所述連接盤(14)陣列具有的橫向範圍大於或等於所述晶片附著點(124)陣列的橫向範圍。
2.權利要求1所述的封裝(138)，其中所述引線框架和所述路徑電路06)是單一導電襯底(10)的組成部分。
3.權利要求2所述的封裝(138)，其中所述單一導電襯底(10)是銅或銅基合金。
4.權利要求2所述的封裝(138)，其中由所述連接盤(14)陣列限定的第一周界不會超過由所述至少一個半導體裝置08)所限定的第二周界。
5.權利要求4所述的封裝(138)是晶片級封裝。
6.權利要求2所述的封裝(138)，進一步包括熱沉(42)，所述熱沉0 是具有所述引線框架的單一導電襯底且與所述連接盤(14)陣列共面。
7.權利要求2所述的封裝(138)，進一步包括用於接合所述至少一個半導體裝置08) 中的一個的晶片焊盤(44)，所述晶片焊盤04)與所述引線框架是一體的。
8.權利要求2所述的封裝(138)，進一步包括用於接合無源裝置(5 的接合點，所述接合點與所述引線框架是一體的。
9.權利要求2所述的封裝(138)，其中所述至少一個半導體裝置08)與所述路徑電路 (26)之間的距離(32)至少是25微米，且由所述距離(32)所限定的空間填充有第二成型化合物(36)。
10.權利要求1所述的封裝(138)，其中所述連接盤(14)陣列內的至少一個連接盤包含焊膏、Sn、Ag、Au和NiAu中的至少一個。
11.一種用於包封至少一個半導體裝置08)的封裝(138)，包括引線框架，所述引線框架包含導電襯底且具有相對的第一和第二側，所述引線框架的所述第一側具有平坦的第一側表面(121)和連接盤(14)陣列，每個所述連接盤的表面包括一部分所述第一側表面，所述連接盤適於接合到外部電路且安排成第一圖案，以及所述引線框架的所述第二側具有平坦的第二側表面(12 和晶片附著點(124)陣列， 每個所述晶片附著點包括一部分所述第二側表面，所述晶片附著點安排成第二圖案且通過互連(30)直接電互連到所述至少一個半導體裝置08)上的輸入/輸出焊盤，所述晶片附著點設置成與所述輸入/輸出焊盤相對，和多個電隔離的路徑電路(26)，其每個具有包括一部分所述第二側表面且與所述晶片附著點(124)共面的表面，且其電互連所述連接盤(14)陣列和所述晶片附著點(124)陣列的獨立組合；第一成型化合物(18)，其設置在所述引線框架的所述第一側上且位於所述連接盤 (14)陣列的各個連接盤之間，所述第一成型化合物具有相對於所述第一側表面(121)凹進的表面；以及第二成型化合物(36)，其密封所述至少一個半導體裝置( )、所述晶片附著點(124) 陣列和所述路徑電路06)，其中所述連接盤和所述晶片附著點由單片導電結構形成，且所述連接盤(14)陣列具有的橫向範圍大於或等於所述晶片附著點(124)陣列的橫向範圍。
12.權利要求11所述的封裝(138)，其中所述引線框架和所述路徑電路06)是單一導電襯底(10)的組成部分。
13.權利要求12所述的封裝(138)，其中所述單一導電襯底(10)是銅或銅基合金。
14.權利要求12所述的封裝(138)，其中由所述連接盤(14)陣列限定的第一周界不會超過由所述至少一個半導體裝置08)所限定的第二周界。
15.權利要求14所述的封裝(138)是晶片級封裝。
16.權利要求12所述的封裝(138)，進一步包括熱沉(42)，所述熱沉0 是具有所述引線框架的單一導電襯底且與所述連接盤(14)陣列共面。
17.權利要求12所述的封裝(138)，進一步包括用於接合所述至少一個半導體裝置 (28)中的一個的晶片焊盤(44)，所述晶片焊盤04)與所述引線框架是一體的。
18.權利要求12所述的封裝(138)，進一步包括用於接合無源裝置(5 的接合點，所述接合點與所述引線框架是一體的。
19.權利要求12所述的封裝(138)，其中所述至少一個半導體裝置08)與所述路徑電路06)之間的距離(32)至少是25微米，且由所述距離(32)所限定的空間填充有所述第二成型化合物(36)。
20.權利要求11所述的封裝(138)，其中所述連接盤(14)陣列內的至少一個連接盤包含焊膏、Sn、Ag、Au和NiAu中的至少一個。
21.一種用於包封至少一個半導體裝置08)的封裝(38)，包括引線框架，所述引線框架包含導電襯底且具有相對的第一和第二側，所述引線框架的所述第一側具有平坦的第一側表面和連接盤(14)陣列，每個所述連接盤的表面包括一部分所述第一側表面，所述連接盤適於接合到外部電路且安排成第一圖案，以及所述引線框架的所述第二側具有平坦的第二側表面和晶片附著點04)陣列，每個所述晶片附著點從所述第二側表面突出，所述晶片附著點安排成第二圖案且通過互連(30) 直接電互連到所述至少一個半導體裝置08)上的輸入/輸出焊盤，所述晶片附著點設置成與所述輸入/輸出焊盤相對，和多個電隔離的路徑電路(26)，其每個具有包括一部分所述第二側表面的表面，且電互連所述連接盤(14)陣列和所述晶片附著點04)陣列的獨立組合；第一成型化合物(18)，其設置在所述第一側表面上且位於所述連接盤(14)陣列的各個連接盤之間，所述第一成型化合物具有包括一部分所述第一側表面的表面；以及第二成型化合物(36)，其密封所述至少一個半導體裝置( )、所述晶片附著點04)陣列和所述路徑電路06)，其中所述連接盤和所述晶片附著點由單片導電結構形成，且所述連接盤(14)陣列具有的橫向範圍大於或等於所述晶片附著點04)陣列的橫向範圍。
22.權利要求21所述的封裝(38)，其中所述引線框架和所述路徑電路06)是單一導電襯底(10)的組成部分。
23.權利要求22所述的封裝(38)，其中所述單一導電襯底(10)是銅或銅基合金。
24.權利要求22所述的封裝(38)，其中由所述連接盤(14)陣列限定的第一周界不會超過由所述至少一個半導體裝置08)所限定的第二周界。
25.權利要求M所述的封裝(38)是晶片級封裝。
26.權利要求22所述的封裝(38)，進一步包括熱沉(42)，所述熱沉0 是具有所述引線框架的單一導電襯底且與所述連接盤(14)陣列共面。
27.權利要求22所述的封裝(38)，進一步包括用於接合所述至少一個半導體裝置08) 中的一個的晶片焊盤(44)，所述晶片焊盤04)與所述引線框架是一體的。
28.權利要求22所述的封裝(38)，進一步包括用於接合無源裝置(5 的接合點，所述接合點與所述引線框架是一體的。
29.權利要求22所述的封裝(38)，其中所述至少一個半導體裝置08)與所述路徑電路06)之間的距離(32)至少是25微米，且由所述距離(32)所限定的空間填充有所述第二成型化合物(36)。
30.權利要求22所述的封裝(38)，其中所述至少一個半導體裝置08)與所述路徑電路06)之間的距離(32)至少是75微米，且由所述距離(32)所限定的空間填充有所述第二成型化合物(36)。
31.權利要求30所述的封裝(38)，其中所述距離(32)是從約100微米至約150微米。
32.權利要求21所述的封裝(38)，其中所述連接盤(14)陣列內的至少一個連接盤包含焊膏、Sn、Ag、Au和NiAu中的至少一個。
33.一種用於包封至少一個半導體裝置08)的封裝(38)，包括引線框架，所述引線框架包含導電襯底且具有相對的第一和第二側，所述引線框架的所述第一側具有平坦的第一側表面和連接盤(14)陣列，每個所述連接盤的表面包括一部分所述第一側表面，所述連接盤適於接合到外部電路且安排成第一圖案，以及所述引線框架的所述第二側具有平坦的第二側表面和晶片附著點04)陣列，每個所述晶片附著點從所述第二側表面突出，所述晶片附著點安排成第二圖案且通過互連(30) 直接電互連到所述至少一個半導體裝置08)上的輸入/輸出焊盤，所述晶片附著點設置成與所述輸入/輸出焊盤相對，和多個電隔離的路徑電路(26)，每個所述路徑電路具有包括一部分所述第二側表面的表面，且電互連所述連接盤(14)陣列和所述晶片附著點04)陣列的獨立組合；第一成型化合物(18)，其設置在所述第一側表面上且位於所述連接盤(14)陣列的各個連接盤之間，所述第一成型化合物具有相對於所述第一側表面凹進的表面；以及第二成型化合物(36)，其密封所述至少一個半導體裝置( )、所述晶片附著點04)陣列和所述路徑電路06)，其中所述連接盤和所述晶片附著點由單片導電結構形成，且所述連接盤(14)陣列具有的橫向範圍大於或等於所述晶片附著點04)陣列的橫向範圍。
34.權利要求33所述的封裝(38)，其中所述引線框架和所述路徑電路06)是單一導電襯底(10)的組成部分。
35.權利要求34所述的封裝(38)，其中所述單一導電襯底(10)是銅或銅基合金。
36.權利要求34所述的封裝(38)，其中由所述連接盤(14)陣列限定的第一周界不會超過由所述至少一個半導體裝置08)所限定的第二周界。
37.權利要求36所述的封裝(38)是晶片級封裝。
38.權利要求34所述的封裝(38)，進一步包括熱沉(42)，所述熱沉0 是具有所述引線框架的單一導電襯底且與所述連接盤(14)陣列共面。
39.權利要求34所述的封裝(38)，進一步包括用於接合所述至少一個半導體裝置08) 中的一個的晶片焊盤(44)，所述晶片焊盤04)與所述引線框架是一體的。
40.權利要求34所述的封裝(38)，進一步包括用於接合無源裝置(5 的接合點，所述接合點與所述引線框架是一體的。
41.權利要求34所述的封裝(38)，其中所述至少一個半導體裝置08)與所述路徑電路06)之間的距離(32)至少是25微米，且由所述距離(32)所限定的空間填充有所述第二成型化合物(36)。
42.權利要求34所述的封裝(38)，其中所述至少一個半導體裝置08)與所述路徑電路06)之間的距離(32)至少是75微米，且由所述距離(32)所限定的空間填充有所述第二成型化合物(36)。
43.權利要求42所述的封裝(38)，其中所述距離(32)是從約100微米至約150微米。
44.權利要求1所述的封裝(38)，其中所述連接盤(14)陣列內的至少一個連接盤包含焊膏、Sn、Ag、Au和NiAu中的至少一個。
45.一種用於包封至少一半導體裝置0 )的封裝038，248)，包括引線框架，所述引線框架包含導電襯底且具有相對的第一和第二側，所述引線框架的所述第一側具有平坦的第一側表面(221)和連接盤(14)陣列，每個所述連接盤的表面包括一部分所述第一側表面，所述連接盤適於接合到外部電路且安排成第一圖案，以及所述引線框架的所述第二側具有平坦的第二側表面(22 和引線接合點(224)陣列， 每個所述引線接合點包括一部分所述第二側表面，所述引線接合點安排成第二圖案且電互連到所述至少一個半導體裝置(228)上的輸入/輸出焊盤；以及多個電隔離的路徑電路026)，每個所述路徑電路具有包括一部分所述第二側表面且與所述引線接合點(224)共面的表面，且電互連所述連接盤(14)陣列和所述引線接合點 (224)陣列的獨立組合；第一成型化合物(18)，其設置在所述引線框架的所述第一側上且位於所述連接盤 (14)陣列的各個連接盤之間；以及第二成型化合物(36)，其密封所述至少一個半導體裝置0觀)、所述引線接合點(224) 陣列和所述路徑電路(226)，其中所述連接盤和所述引線接合點由單片導電結構形成，且所述連接盤(14)陣列具有的橫向範圍大於或等於所述引線接合點(224)陣列的橫向範圍。
46.權利要求45所述的封裝038，248)，其中所述引線框架和所述路徑電路(226)是單一導電襯底(10)的組成部分。
47.權利要求46所述的封裝038，248)，其中所述單一導電襯底(10)是銅或銅基合金。
48.權利要求46所述的封裝038，248)，其中由所述連接盤(14)陣列限定的第一周界不會超過由所述至少一個半導體裝置(228)所限定的第二周界。
49.權利要求45所述的封裝038，248)，其中第一成型化合物具有包括一部分所述第一側表面021)的表面。
50.權利要求45所述的封裝038，248)，其中所述第一成型化合物具有相對於所述第一側表面021)凹進的表面。
51.權利要求46所述的封裝038)，進一步包括熱沉(42)，所述熱沉0 是具有所述引線框架的單一導電襯底且與所述連接盤(14)陣列共面。
52.權利要求46所述的封裝038)，進一步包括用於接合所述至少一個半導體裝置 (228)中的一個的晶片焊盤025)，所述晶片焊盤(225)與所述引線框架是一體的。
53.權利要求52所述的封裝038)，其中所述晶片焊盤025)與所述路徑電路(226) 共面且具有包括一部分所述第二側表面022)的表面。
54.權利要求46所述的封裝048)，進一步包括設置在至少部分所述第二側表面(222) 上的非導電層030)，使得所述引線接合點(224)不被非導電層覆蓋，同時至少一個路徑電路(226)在非導電層之下延伸。
55.權利要求M所述的封裝048)，其中所述至少一個半導體裝置(228)設置在非導電層(230)上。
56.權利要求55所述的封裝048)，其中所述第一圖案中的至少一個所述連接盤(14) 位於第一側表面的一部分上，該部分對應於由半導體裝置(228)所覆蓋的第二側表面的部分，由此至少一個電導體在所述半導體裝置之下、從所述第一側表面延伸到所述第二側表面，且在所述非導電層之下電連接到路徑電路。
57.權利要求45所述的封裝038，248)，其中所述連接盤(14)陣列內的至少一個連接盤包含焊膏、Sn、Ag、Au和NiAu中的至少一個。
58.權利要求45所述的封裝038，248)，其中至少一個所述引線接合點(224)包含Ag、 NiPdAu和NiAu中的至少一個。
全文摘要
一種用於半導體封裝的連接晶片焊盤的引線框架。一種用於成型的塑料半導體封裝的再分布引線框架，其由導電襯底通過連續金屬移除工藝形成。所述工藝包括圖案化襯底的第一側以形成由溝道隔離的連接盤陣列；將第一成型化合物設置在那些溝道內；圖案化襯底的第二側以形成晶片附著點陣列和電互連連接盤陣列與晶片附著點陣列的路徑電路；直接將半導體裝置上的輸入/輸出焊盤電互連到晶片附著點；以及用第二成型化合物密封半導體裝置、晶片附著點陣列和路徑電路。本工藝尤其適於製造晶片級封裝和非常薄的封裝。
文檔編號H01L23/31GK102412224SQ20111026577
公開日2012年4月11日 申請日期2011年7月26日 優先權日2010年7月26日
發明者A·蘇巴吉奧, R·S·S·安東尼奧, S·伊斯拉姆 申請人:宇芯(模里西斯)控股有限公司