包含具有工藝容限配置的基板二極體的soi器件以及形成該soi器件的方法

2024-04-07 22:11:05

專利名稱：包含具有工藝容限配置的基板二極體的soi器件以及形成該soi器件的方法
技術領域：
本發明之揭示系大致有關集成電路之形成，且尤系有關可被用於
熱感測應用等的應用之複雜絕緣層上覆矽(SOI)電路之襯底二極體。
背景技術：
集成電路之製造需要根據指定電路布局而在特定晶片區上形成的 電晶體等大量之電路組件。 一般而言，目前可實施複數種工藝技術，
其中對於諸如微處理器、儲存晶片、及特定應用集成電路(Application Specific IC;簡稱ASIC)等複雜的電路而言，CMOS技術由於其在工作 速度及(或)電力消耗及(或)成本效率上之優異特性，而成為一種目前最 有前景的技術。在使用CMOS技術製造複雜集成電路期間，系在包含 結晶半導體層的襯底上形成數百萬個互補的電晶體(亦即，N信道晶體 管及P信道電晶體)。不論所考慮的是N信道電晶體或P信道電晶體， MOS電晶體都包含所謂的PN接面(junction)，該等PN接面系由高濃 度摻雜的漏極及源極區與被配置在該漏極區及該源極區間之相反極性 或低濃度摻雜的信道區之間的界面形成。
該信道區的導電係數(conductirity)(亦即，導電信道的驅動電流能力) 受到在該信道區之上形成且由薄絕緣層與之隔開之柵電極(gate electrode)的控制。在形成導電信道之後因將適當的控制電壓施加到柵 電極而產生的該信道區之導電係數系取決於摻雜劑濃度、多數電荷載 子的移動率(mobility)，且對於該信道區沿著電晶體寬度方向的特定延 伸區而言，又系取決於也被稱為信道長度的源極與漏極區間之距離。 因此，配合在將該控制電壓施加到柵電極時在該絕緣層之下迅速地產 生導電信道的能力，該信道區的導電係數實質上決定了 MOS電晶體的 效能。因此，現今工藝之面向造成信道長度減小，且系與信道電阻系 數(resistivity)之減小相關聯，而使該信道長度的減小成為實現集成電路工作速度增加的首要設計準則。
有鑑於先前的面向，絕緣層上覆半導體或矽(Semiconductoror Silicon On Insulator;簡稱SOI)架構除了其它的優點，由於該架構較小 的PN接面寄生電容(parasitic capacitance)之特性，而持續地在MOS晶 體管的製造上取得重要地位，因而可具有比基體電晶體(bulktransistor) 更高的開關速度(switchingspeed)。在SOI電晶體中，有漏極及源極區 以及信道區位於其中之半導體區(也被稱為本體(body))系以介電材料包 封(encapsulate)。此種配置提供了重大的優點，但也產生了複數個問題。 基體器件的本體系在電氣上被連接到襯底，因而將指定的電位(potential) 施加到襯底，而將基體電晶體的本體維持在指定的電位，但是SOI晶 體管的本體與基體器件的本體不同，並未被連接到指定的參考電位， 因而除非採取適當之對策，否則該本體的電位通常可能因少數電荷載 子的累積而是浮動的(float)。
諸如微處理器等的高效能器件之另一問題是因大量的熱產生而進 行之有效率的器件內部溫度管理。由於埋入絕緣層造成的SOI器件之 較低散熱能力，所以對SOI器件中之瞬間溫度(momentary temperature) 的對應之感測是特別重要的。
通常對於熱感測應用而言，可使用適當之二極體結構，其中二極 管的對應特效能夠取得與該二極體結構附近的熱狀況有關之信息。根 據二極體結構而取得的各別量測資料之敏感性及正確性可能大部分取 決於二極體的特性，亦即，取決於二極體的電流/電壓特性，而二極 管的電流/電壓特性則系取決於溫度及其它參數。因此，對於熱感測 應用而言，通常最好是能提供實質上"理想的"二極體特性，以便提供 精確地估計半導體器件內的溫度狀況之可能性。在SOI器件中，通常 是在位於埋入絕緣層之下的襯底材料中形成對應的二極體結構(亦即， 各別的PN接面)，且系在該埋入絕緣層之上形成被用來在其中形成晶 體管組件之"主動(active)"半導體層。因此，可能需要至少某些額外的 工藝步驟，用以諸如蝕刻通過該半導體層或對應的溝槽隔離區及蝕刻 通過該埋入絕緣層，以便露出結晶襯底材料。另一方面，通常將形成 襯底二極體之流程設計成與形成諸如電晶體結構等的實際電路組件 之工藝有高度的兼容性，且不會對實際電路組件有不當的負面效應。在複雜的半導體器件中，對減少電路組件的特徵尺寸以便增強晶
體管效能並增加器件的裝填密度(packing density)有持續的需求。因此， 可能必須頻繁地調整或重新開發其中包括精密的微影(lithography)、蝕 刻、沉積、注入(implantation)、退火(anneal)、及其它工藝技術之各別 工藝序列，以便得到電晶體效能的所需提高。例如，在複雜的應用中， 可能無法只持續地減少各別電晶體器件的柵極長度，以增加MOS晶體 管的驅動電流能力，而是也要增加電晶體的各別信道區中之電荷載子 移動率。可在信道區中局部地產生對應的應變，而實現電晶體的各別 信道區中之電荷載子移動率的增加，這是因為針對信道區中之晶體結 構(crystallographic)狀況而適當地調整在信道區中局部地產生對應的應 變之上述步驟時，可分別造成電子移動率及電洞移動率的增加，因而 提供了顯著地增強P信道電晶體及N信道電晶體效能的可能性。因此， 已開發出複數種各別的機制，以便在各別的電晶體組件中產生所需的 應變。例如，可在漏極及源極區中及(或)在信道區內提供半導體材料， 以便得到特定的輕微晶格失配(lattice mismatch),因而可在信道區中產 生適當之應變。在其它的方法中，可以配合或替代前述機制之方式， 將高應力之材料定位在信道區附近，以便在該信道區中引發對應的應 變。為達到此目的，經常可有效率地使用在完成了基本電晶體結構之 後在電晶體組件之上形成的接觸蝕刻終止層，這是因為該層被設置在 接近信道區之處，且可以能夠在高的內應力(intrinsk stress)下有效率地 沈積諸如氮化矽等的介電材料之形式提供該層。此外，已開發出可在 不同的電晶體組件中引發局部不同類型的應變之各別的沉積及圖案產 生機制。
在配合或替代應變引發機制之方式下，許多諸如與圖案化 (patteming)策略、注入工藝、及退火序列等有關之其它的工藝調整可顯 著地提高電晶體的效能，但是可能對襯底二極體有不利的影響，此種 現象可能因二極體特性的顯著偏差且又因而顯著地影響到二極體結構 的感測能力，而妨礙了在整體流程中實施與電晶體效能有關的各別改 良。
請參閱圖la至圖lc，現在將說明典型的工藝，其中被設計成增強 SOI器件的主動半導體層中的電晶體效能之工藝序列可能對襯底材料
7中形成的二極體結構有顯著的不利影響，因而顯著地降低了生產良率， 且因而降低了獲利能力。在所示之例子中，可降低電晶體內之串聯電
阻(series resistance),並增強由在電晶體之上形成的應力介電層提供之 應力轉移機構，而提高電晶體效能。
圖la示意地圖標代表SOI器件的半導體器件(100)之剖面圖。器 件(100)包含襯底(101)，該襯底(101)至少在其上方部分包含實質上結晶 襯底材料(102)，其中可根據器件要求而預先摻雜(pre-dope)該襯底材料 (102)。例如，可將適度低濃度的P型摻雜劑(dopant)加入襯底材料(102) 中。此外，在襯底材料(102)的對應於第一器件區(110)之區域中，可提 供用來形成對應的襯底二極體之各別的相反極性摻雜井區 (counter-doped wel1)(103)。此外，半導體器件(100)包含由諸如二氧化矽 等的材料構成之埋入絕緣層(104)，用以將半導體層(121)與襯底材料 (102)隔開。半導體層(121)可代表諸如矽、矽/鍺、或任何其它適當的 基於矽之材料等的實質上結晶半導體材料，用以在該半導體材料中及 該半導體材料上形成諸如電晶體(130)等的複數個電路組件，其中系在 早期製造階段中示出該等電晶體(130)。如圖所示，電晶體(130)可包含 在該製造階段中在該電晶體的側壁上形成之各別的柵電極(131)、以及 間隔件(spacer)(132)，且可將該間隔件(132)設計成提供在形成延伸區 (134)的注入工藝期間之所需偏移(offset)。此外，電晶體(130)包含柵極 絕緣層(133)，用以將柵電極(131)與半導體層(121)中形成的信道區(135) 隔開。此外，在該製造階段中，可將也在信道區(135)內提供的較高慘 雜劑濃度的慘雜劑物種定位在延伸區(134)附近，其中亦可將該較高的 摻雜劑濃度稱為環狀區(halo region)(136)，提供該環狀區(136)以便在完 成了電晶體組件(130)之後得到所需的陡峭(abmpt)PN接面。此外，提 供形式為溝槽隔離之各別的隔離結構(105)，以便界定第一及第二器件 區(IIO)、 (120)中之特定區域，其中為了圖式的方便，第二器件區(120) 中並未示出與各別電晶體(130)橫向接界之各別的隔離結構(105)。在第 一器件區(110)中，隔離結構(105)配合埋入絕緣層(104)的各別部分界定 了延伸到襯底材料(102)(亦即，井區(103)之露出部分)之各別的開孔 (111A)、 (111B)。
圖la所示之用來形成半導體器件(100)的典型流程可包含下列工藝。在提供了襯底(101)且在襯底材料(102)中界定了各別的摻雜區(諸如 N型井區(103)，該N型井區(103)系可根據適當之注入工藝序列而完成) 之後，可使用已為大家接受的光微影(photolithography)、非等向性蝕刻 (anisotropic etch)、沉積、及平坦化(planarization)技術而形成隔離結構 (105)。我們當了解視工藝策略而定，可將第一器件區(110)中之隔離 結構(105)形成為實質上連續的隔離部分，或者該隔離結構(105)可露出 起始半導體層(121)的各別半導體部分。然後，可根據複雜的氧化及(或) 沉積技術、以及接續的柵電極材料沉積、以及可隨後根據複雜的微影 及各別蝕刻工藝而圖案化該柵電極材料，而形成柵極絕緣層(133)與門 電極(131)。應當了解亦可在第一器件區(110)中提供各別的柵電極材 料，且可根據器件要求而圖案化該等柵電極材料。為了圖式的方便， 圖la中並未示出可被用來提供內部層級互連(intra-level interconnection)的任何此種圖案化的柵電極材料。然後，可根據氧化及 (或)沉積技術而形成間隔件(132)，且可執行諸如前非晶化注入 (pre-amorphization implant)及環狀注入(halo implantation)等的後續各另lj
之注入工藝，因而提供了環狀區(136)。應當了解必須針對不同導電
類型的電晶體而以不同的方式執行各別的注入工藝。亦即，可在特定
的離子注入工藝之前，先提供各別的阻劑屏蔽(resist mask)，以便防止 不需要的摻雜劑物種進入特定的電晶體組件。例如，在環狀注入期間， 可將P型摻雜劑加入N信道電晶體的主動區，而各別的P信道電晶體 則被阻劑屏蔽所覆蓋。然後，可執行另外的注入工藝序列，以便提供 延伸區(134)，其中間隔件(132)提供所需的偏移給信道區(135)。然後， 在隔離結構(105)被提供作為第一器件區(110)內之實質上連續的區域之 情形下，可使用阻劑屏蔽、根據適當之非等向性蝕刻技術來蝕刻通過 半導體層(121)的材料或蝕刻通過隔離結構(105)的材料以形成開孔 (111A)、 (111B)。此外，對應的蝕刻工藝被設計成蝕刻通過埋入絕緣層 (104)以及N井區(103)之露出材料。
圖lb示意地圖標在進一步的先進位造階段中之半導體器件(IOO) 之剖面圖。電晶體(130)可具有側壁間隔件結構(136)以及各別的深漏極 及源極區(137)。同樣地，可在開孔(111A)、 (111B)內形成各別的側壁結 構(116)，且可在N井區(103)中形成對應的高濃度摻雜區(117A)、(117B)。
為了提供與形成第一器件區(110)中之襯底二極體結構的工藝間之 高兼容度，對電晶體(130)的進一步之處理而言，系在共同的工藝序列 中執行第一及第二器件區(IIO)、 (120)中之各別的工藝。因此，可根據 已為大家接受的間隔層技術(亦即，沉積適當之材料層或材料層堆棧， 並以非等向性蝕刻技術圖案化該對應的層)而形成側壁間隔件結構
(136) 。因此，也是在開孔(111A)、 (111B)內沉積該層，因而系在該非等 向性蝕刻工藝之後產生該側壁間隔件結構(116)。然後，可以對應的離 子注入工藝序列(例如，先覆蓋第二器件區(120)中之P型電晶體，且亦 覆蓋開孔(111B)，並加入N型摻雜劑，因而得到N信道電晶體的深漏 極及源極區(137)，且亦得到高濃度摻雜區(117A))形成深漏極及源極區
(137) 。然後，可根據P摻雜劑物種而執行對應的注入工藝。然後，可 執行各別的退火工藝序列，以便活化(activate)摻雜劑，且亦使漏極及源 極區(137)以及高濃度摻雜區(117A)、(117B)中因注入工藝而造成的損傷
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如前文所述，可實施數種機制，以便提高第二器件區(120)中的晶 體管的效能。例如，各別的電晶體(130)中的串聯電阻可藉由放置將被 形成在漏極及源極區(137)中的對應金屬矽化物更接近信道區之處來降 低。因此，可在各別的矽化工藝(silicidationprocess)之前，先去除間隔 件結構(136)，其中在該金屬矽化工藝之後，又可在更接近信道區之處 形成應力介電材料。
圖lc示意地圖標具有在各別電晶體(130)中形成的金屬矽化物區
(138) 之半導體器件(100)，其中該等各別電晶體(130)具有較小的相對於 信道區(135)之橫向(lateral)偏移。同樣地，亦可在摻雜區(117A)、 (117B) 中形成各別的金屬矽化物區(118)。在各別的金屬矽化工藝之前，可先 根據已為大家接受的蝕刻技術去除間隔件結構(136)，其中亦可去除間 隔件結構(116)。然而，在去除了間隔件結構(116)之後，各別金屬矽化 物(118)的形成可能是極度具有關鍵性的，這是因為由摻雜區(117B)及N 井區(103)的PN接面界定的襯底二極體(140)之特性系實質上由該PN 接面附近之摻雜劑濃度決定。在前面的工藝序列期間，可能由於對應 的退火工藝期間的摻雜劑擴散，而已經產生摻雜區(117A)、 (117B)(尤
10其在P摻雜區(117B))與埋入絕緣層(104)的對應的材料間之某種程度的 重疊。然而，因為系在沒有間隔件結構(116)(請參閱圖lb)之情形下形 成金屬矽化物區(H8)，所以區域(117B)的P型摻雜劑與埋入絕緣層(104) 間之其餘重疊部分(119)只能提供金屬矽化工藝的窄小工藝範圍 (process margin),因而甚至可能由於金屬矽化物遷移到低濃度N摻雜 井區(103)而造成各別PN接面的缺少。縱然可能不會發生對應的缺少， 所得到的PN接面特性仍然可能顯著地取決於該金屬矽化工藝的工藝 細節，這是因為各別金屬矽化物區(118)與區域(119)中之PN接面間之 距離可能會變動，且因而也影響到對應的二極體特性。此外，在可能 需要沉積耐火金屬(refractory metal)之該金屬矽化工藝期間，通常可能 執行清洗工藝，因而可能損及開孔(111A)、 (111B)的對應的側壁，因而 可能進一步減少區域(119)中之P摻雜區(117B)與層(104)的對應絕緣材 料間之重疊部分。因此，當執行用來增強電晶體(130)的效能之對應的 工藝序列時，可能必須根據大幅減少的工藝範圍而形成襯底二極體 (140)。應當了解區域(117A)中對應的"缺少(shortage)"是較不具有關 鍵性，這是因為襯底二極體(140)之特性實質上被N井區(103)及區域 (U7B)界定的PN接面所界定。
因此，可能在因電晶體(130)中的減低串聯電阻以及接近諸如形式 為氮化矽層的應力介電層(139)而得到之效能提升時，卻付出了襯底二 極管(140)的降低可靠性之代價。因此，用來形成襯底二極體(140)的傳 統工藝技術可能困擾於與形成高效能電晶體組件時的工藝變化有關之 減少的工藝範圍。
本發明之揭示系有關可避免或至少減少一或多種前文所述的問題 的影響之各種方法及系統。
發朋內容
下文中提供了本發明的簡化概要，以提供對本發明的某些面向的 基本了解。該概要並不是本發明的徹底的概述。其目的並不是識別本 發明的關鍵性或緊要的組件，也不是描述本發明的範圍。其唯一目的 只是以簡化的形式提供某些觀念，作為將於後文中提供的更詳細的說 明之前言。
ii一般而言，本發明之揭示系有關於在SOI器件中形成襯底二極體 之技術，其中可維持與用來形成各別電晶體組件的工藝策略間之高兼 容度，而於實施電晶體效能提高機制時仍然提供了增加的工藝範圍。 在某些面向中，可藉由適當地協調用來對襯底二極體形成各別開孔之 工藝以及各別電晶體組件的工藝序列，以便減少二極體特性與各別效
能增強措施(measure)間之相依性，而實現增高的工藝穩定性以及因而 達到的二極體特性之穩定性。藉由適當地界定整個流程中襯底二極體 的工藝開始且與電晶體器件的工藝平行進行之時點，可實質上免除前 文所述的與傳統策略有關之額外工藝步驟。因此，由於形成襯底二極 管期間的增加之工藝範圍，因而可避免產出率(throughput)的任何降低， 而仍然可提高生產良率。在其它的面向中，可在不影響其餘器件區之 情形下提供各別二極體開孔內之額外的偏移(offset)，其中可使用已為 大家接受的工藝技術。因此，在此種情形中，也可在不對工藝複雜度 有太大影響之情形下，達到工藝穩健性(process rabustness)及電晶體效 能的顯著提高。
本發明所揭示的一種例示技術包含下列步驟在SOI器件的第一 器件區中形成第一開孔及第二開孔，並覆蓋第二器件區，其中該第一 及第二開孔延伸通過埋入絕緣層(buried insulating layer)到結晶 (crystalline)襯底材料，而該第二器件區具有在其中形成的第一電晶體及 第二電晶體，每一電晶體包含延伸區。此外，該方法包含下列步驟 形成該第一電晶體中的漏極及源極區、以及該結晶襯底材料中被該第 一開孔露出的第一摻雜區，其中該漏極及源極區以及該第一摻雜區系 以共同的第一漏極/源極注入(implantation)工藝形成。此外，以共同的 第二漏極/源極注入工藝形成該第二電晶體中的漏極及源極區、以及 該結晶襯底材料中被該第二開孔露出的第二摻雜區。最後，在該第一 及第二電晶體以及該第一及第二摻雜區中形成金屬矽化物。
本發明所揭示的另一種例示技術包含下列步驟在位在SOI器件 的第一器件區中的第一開孔中形成間隔層(spacerlayer);以及在第二器 件區中形成的第一電晶體之上形成該間隔層，其中該第一開孔延伸通 過埋入絕緣層到結晶襯底材料。然後，在該第一開孔的側壁(sidewall) 之一部分上形成間隔組件(spacer dement),而自該第一電晶體之上去除該間隔層。最後，在該第一電晶體及被其中形成有該間隔組件之該第 一開孔露出的該結晶襯底材料中形成金屬矽化物。
本發明所揭示的又一種例示技術包含下列步驟形成襯底二極體 的第一開孔及第二開孔，其中該第一及第二開孔延伸通過用來將結晶 襯底材料與結晶半導體層隔開之埋入絕緣層。在為了形成該半導體層 中所形成的電晶體的漏極及源極區而執行之至少一注入工藝序列期
間，經由該第一及第二開孔而將離子物種(ion species)注入到該結晶襯 底材料中。此外，在該第一及第二開孔中局部地形成偏移間隔件(offset spacer),且根據該偏移間隔件而在該第一及第二開孔處的該摻雜結晶 襯底材料中形成金屬矽化物。


若參照前文中之說明，並配合各附圖，將可了解本發明之揭示，
而在該等附圖中，類似的組件符號將識別類似的組件，且其中
圖la至圖lc示意地圖標SOI器件在各製造階段中之剖面圖，其 中系根據用來增強各別場效電晶體的電晶體效能之製造技術而形成襯 底二極體；
圖2a至圖2e示意地圖標SOI器件在根據用來改善電晶體效能的 製造技術而形成襯底二極體的各製造階段中之剖面圖，而該製造技術 根據實施例而額外提供了增加的襯底二極體工藝範圍；以及
圖3a至圖3f示意地圖標SOI器件在各製造階段中之剖面圖，其 中系根據另外的實施例而依據犧牲間隔組件形成襯底二極體。
雖然易於對本發明揭示之主題作出各種修改及替代形式，但是將 以圖式舉例之方式示出本發明的一些特定實施例，且本說明書已詳細 說明了這些特定實施例。然而，應當了解，本說明書對特定實施例的 說明之用意並非將本發明限制在所揭示的特定形式，相反地，本發明 將涵蓋在所附的申請專利範圍所界定的本發明精神及範圍內的所有修 改、等效者、及替代方式。
具體實施例方式
下文中將說明本發明的各實施例。為了顧及說明的清晰，在本說明書中將不說明實際實施例的所有特徵。當然，應當了解在任何此 種實際實施例的開發過程中，必須作出許多與實施例相關的決定，以 便達到開發者的特定目標，這些特定的目標包括諸如符合與系統相關 的及與商業相關的限制條件，而該等限制將隨著各實施例而有所不同。 此外，應當了解雖然此種開發的工作可能是複雜且耗時的，但是此 種開發工作仍然是對此項技術具有一般知識者在參閱本發明的揭示後 能從事的日常工作。
現在將參照各附圖而說明本發明之主題。只為了解說之用，而在 該等圖式中以示意圖之方式示出各種結構、系統、及器件，以便不會 以熟習此項技術者習知的細節模糊了本發明之揭示。然而，該等附圖 被加入以便描述並解說本發明揭示之各例子。應將本說明書所用的字 及詞彙了解及詮釋為具有與熟習相關技術者對這些字及詞彙所了解的 一致之意義。不會因持續地在本說明書中使用術語或詞彙，即意味著 該術語或詞彙有特殊的定義(亦即與熟習此項技術者所了解的一般及慣 常的意義不同之定義)。如果想要使術語或詞彙有特殊的意義(亦即與熟 習此項技術者所了解的意義不同之意義)，則會將在本說明書中以一種 直接且毫不含糊地提供該術語或詞彙的特殊定義之下定義之方式明確 地述及該特殊的定義。
一般而言，本發明之主題系有關一種製造先進SOI器件中之襯底 二極體之技術，其中可適當地開始製造電晶體組件的流程內之襯底二 極管工藝序列，且(或)提供諸如偏移間隔件等的額外設計措施，因而不 會對用來在器件區中形成電晶體結構的工藝序列有不當的影響，而實
現較高的工藝強健性(robustness)。因此，用來增強複雜SOI器件的晶 體管效能的工藝序列必要之變化及調整對各別二極體的特性可能有較 小的影響。因此，可在實質上不會對各別襯底二極體的感測特性有顯 著影響的情形下，實施流程中之各別改善，因而提供了設計及製造先 進集成電路時之較大的彈性。因此，在本發明揭示的某些面向中，雖 然系以共同工藝序列之方式執行襯底二極體以及各別電晶體組件中之 矽化工藝，但是在對應的矽化物自關鍵性器件區偏移這方面可使該等 金屬矽化工藝有效率地彼此去耦合，因而提供了有效率地減少電晶體 器件中之串聯電阻的可能性，且亦提供了增強的應力轉移機構，同時
14也減少了襯底二極體中之PN接面缺少之風險。在某些實施例中，可在與傳統工藝策略相比實質上無須任何額外的工藝步驟之情形下，根據有效率的流程而實現形成各別金屬矽化物區時之對應的工藝強健性，因而實質上不會造成額外的工藝複雜性。在其它的實施例中，可於任何適當之製造階段在襯底二極體中提供各別的偏移間隔件，且實質上不會影響到電晶體結構。可根據己為大家接受的技術形成該等對應的偏移間隔件，因而提供了於形成SOI器件中之襯底二極體時無須用來增強工藝強健性的其它一般更複雜的工藝策略之可能性。因此，在此種情形中，也可降低生產成本。
圖2a示出可至少部分地包含SOI結構的半導體器件(200)之剖面圖。亦即，半導體器件(200)可至少在其主要部分中包含襯底(201)，該襯底(201)上形成有實質上結晶襯底材料(202)，襯底材料(202)可代表基於矽之材料(亦即，包含大量的矽因而能夠在其中產生金屬矽化物之材料)。此外，可在襯底材料(202)之上形成諸如二氧化矽層或任何其它適當的材料層等的埋入絕緣層(204)，以便將基於矽之半導體層(221)與襯底材料(202)隔開。因此，半導體層(221)結合埋入絕緣層(204)及襯底材料(202)時，可在起始製造階段中代表SOI結構，而應當了解在器件(200)的其它器件區中，可根據器件要求而提供實質上如同基體器件之配置。
半導體器件(200)可進一步包含將在其中及其上形成對應的襯底二極體的第一器件區(210)、以及包含複數個諸如場效電晶體等的電路組件的第二器件區(220)，其中為了圖式的方便，圖2a中示出單一的電晶體(230)。該電晶體(230)可包含在各別的柵極絕緣層(233)上形成之柵電極(231)，而該柵極絕緣層(233)將柵電極(231)與半導體層(221)中形成之信道區(235)隔開。此外，可在該層(221)內形成各別的延伸區(234)，且可在該柵電極(231)的側壁上形成側壁間隔件結構(236)。可將該間隔件結構(236)設計成提供另外的離子注入工藝所需之橫向偏移，其中系將在稍後的階段中執行該另外的離子注入工藝，以便在該半導體層(221)中形成各別的深漏極及源極區。應當了解當需要極度複雜的橫向摻雜劑分布(dopantprofile)時，該間隔件結構(236)可包含以各別的注入工藝間歇地(intermittently)形成之複數個個別的間隔組件。在一實施例中，間隔件結構(236)可代表最後注入工藝序列為了界定最後所需的摻雜劑分布所要求之結構，但並不代表任何後續的退火工藝以及可能與該退火工藝相關聯的對應的摻雜劑擴散所造成之結構。此外，可在第二器
件區(220)內提供任何隔離(isolation)結構(205)，以便根據器件要求而用來作為不同導電類型等的電晶體組件的各別主動區之邊界。為了圖式的方便，圖中示出單一的隔離結構(205)，該隔離結構(205)可被用來作為垂直邊界，用以隔開該第一及第二器件區(210)、 (220)。此外，在所示之製造階段中，可提供蝕刻屏蔽(206)，且該蝕刻屏蔽(206)可覆蓋該第二器件區(220)，而露出第一器件區(210)的各別區域，其中在蝕刻屏蔽(206)中將形成用來形成襯底二極體於其中的露出襯底材料(202)之一些開孔。在所示之實施例中，可將各別的N井區設置在對應於第一器件區(210)之襯底材料(202)中。因此，在圖2a所示之實施例中，系在業已存在用來界定漏極及源極區的間隔件結構(236)之製造階段中提供電晶體(230)，而埋入絕緣層(204)及半導體層(221)或隔離結構(205)(在隔離結構(205)被提供作為第一器件區(210)中之實質上連續部分之情形下)已保護了第一器件區(210)中之對應的襯底材料(202)。
用來形成圖2a所示之半導體器件(200)之典型流程可包含下列工藝。可根據已為大家接受的技術形成N井區(203)。然後，可根據諸如前文中參照圖la所示半導體器件(100)而說明的工藝技術或任何其它適當的工藝策略等適當之工藝技術形成第二器件區(220)中之諸如電晶體(230)等的電路組件。亦即，可諸如在形成了隔離結構(205)之後，在半導體層(221)中形成適當之慘雜劑分布，以便調整諸如臨界電壓等的某些電晶體特性。然後，可根據各別習知的工藝策略形成柵電極(231)、柵極絕緣層(233)、及各別的偏移間隔件結構，然後可執行諸如包含前文中參照圖la所述之前非晶化注入及環狀注入、以及最後用來形成延伸區(234)之各別注入工藝等的注入工藝序列。如前文所述，必須根據特定的屏蔽機制(masking regime)執行該環狀注入及延伸區注入，以便在第二器件區(220)中形成的各種電晶體類型中提供所需的摻雜劑物種。然後，可形成間隔件結構(236)，例如藉由沉積適當之蝕刻終止層及接續的間隔層，然後可對該間隔層執行非等向性蝕刻，以便提供各別的側壁間隔層，而形成間隔件結構(236)。應當了解如有必要，可在結構(236)中形成兩個或更多個各別的間隔組件，其中可間歇地執行各別的注入工藝，以便提供複雜的慘雜劑分布。然後，可根據光微影
技術而形成屏蔽(206)，因而露出該層(221)中將要形成延伸到第一器件區(210)中之襯底材料(202)的各別開孔之一部分。然後，可根據適當之蝕刻化學劑(chemistry)而對器件(200)執行蝕刻工藝(207)，以便蝕刻通過該層(221)，或蝕刻通過隔離結構(205)(在該層(221)於形成隔離結構(205)的對應的工藝序列期間己被絕緣材料取代之情形下)。此外，可將蝕刻工藝(207)設計成蝕刻通過埋入絕緣層(204)(請參閱圖2b)，以便最後露出N井區(203)的各別部分，因而準備好或開始用來形成襯底材料(202)中之襯底二極體(亦即，N井區(203))之工藝序列。
圖2b示意地圖標在進一步的先進位造階段中之半導體器件(200)。在第一器件區(210)中形成各別的開孔(211A)、 (211B)，以便露出襯底材料(202)以在其中形成各別襯底二極體。此外，在該製造階段中，提供了各別的注入屏蔽(208p)，該注入屏蔽(208p)可使第二器件區(220)的一些部分(亦即，電晶體(230)暴露於離子注入工藝(209p)，以便加入用來形成各別漏極及源極區(237)所需之摻雜劑物種。在所示之實施例中，當電晶體(230)代表P信道電晶體時，注入工藝(209p)可加入諸如硼等的P型摻雜劑。在注入工藝(209p)期間，亦將各別的摻雜劑物種加入露出的襯底材料(202)中，因而形成了各別的高濃度摻雜區(217B)。通常系將注入工藝(209p)設計成得到漏極及源極區(237)之所需摻雜劑分布，其中由於諸如前非晶化(pre-amorphization)等的先前注入工藝，所以可能根據側壁間隔件結構(236)而得到適度陡峭之摻雜劑分布，而此種摻雜劑分布在考慮到增強的電晶體效能時可能是極為需要的，這是因為此種適度陡峭的PN接面可增強器件(230)的控制性及驅動電流能力。另一方面，開孔(211B)中之露出的襯底材料(202)之高結晶品質可造成注入離子(尤其在採用硼的情形下)的顯著之橫向偏斜，因而造成摻雜劑分布的顯著橫向分布，其中由於並未設有通常在前文中參照圖la至圖lc所述的傳統方法中提供的側壁間隔層，所以亦可將對應的慘雜劑物種以箭頭(209)所示方式橫向地定位在開孔(211B)的各別側壁部分之下。
圖2c示意地圖標在根據另一阻劑屏蔽(208n)而執行的後續注入工
17藝(209n)期間之半導體器件(200)，該阻劑屏蔽(208n)可覆蓋諸如電晶體 (230)等的任何P型電晶體，且露出N型電晶體(圖中未示出)，並且亦 可露出開孔(211A)。因此，可在N井區(203)內形成對應的高濃度摻雜 區(217A)。
圖2d示意圖標出在退火工藝(250)期間之半導體器件(200)，該退火 工藝(250)被執行以便活化摻雜劑物種，並使因注入工藝而造成的損傷 再結晶。例如，退火工藝(250)可造成摻雜劑的進一步擴散，尤其是高 濃度摻雜區(217B)中之P型摻雜劑更易發生上述現象，這是因為硼通 常可有比N型摻雜劑物種更高的擴散係數(diffbsivity)。在退火工藝(250) 期間，漏極及源極區(237)中之對應的摻雜劑擴散可能因該區(237)中之 結晶材料受到嚴重損傷或甚至實質上處於非晶化狀態(amorphized condition),而比該區(217B)顯著減少。另一方面，該區(217B)的顯著較 少損傷的結晶材料中之所需較高的擴散活性可提供與埋入絕緣層(204) 的絕緣材料間之較大的重疊部分(如箭頭(251)所示)。因此，可在電晶體 (230)中維持適度陡峭的PN接面，同時可減少N井區(203)與該區 pnB)間之對應的摻雜劑梯度(dopant gradient),因而提供了增強的二極 管特性，而且也增強了後續工藝期間與工藝變化有關的強健性。應當 了解退火工藝可包含根據基於雷射或基於閃光燈的系統所產生的輻 射脈波(radiationpulse)之精密技術。因此，在此種機制中，可大幅減少 或可實質上完全消除摻雜劑擴散，因而也提供了器件(230)中之增強的 電晶體特性。在此種情形中，亦可大幅減少或消除該區(217B)中之對應 的擴散活性，然而，其中在先前注入工藝(209p)期間摻雜劑物種的對應 橫向分布仍然可提供與工藝強健性有關的顯著改善。在其它實施例中， 在對應的複雜退火工藝之前，可先執行根據適度低溫而執行之退火工 藝，該適度低溫之退火工藝可讓該區(217B)中之摻雜劑有效率地擴散， 且同時實質上抑制了實質上非晶化的漏極及源極區(237)中任何顯著的 擴散活性。
圖2e示意地圖標在進一步的先進位造階段中之半導體器件(200)。 在圖2e所示之實施例中，系由該區(217B)及N井區(203)形成的PN接 面界定襯底二極體(240)，且該區(217A)可實質上被用來作為二極體 (240)之接觸區。此外，二極體(240)中提供了各別的金屬矽化物區(218)，且亦可在電晶體器件(230)中形成各別的金屬矽化物區(238)。在所示實 施例中，可在與信道區(235)有減小的偏移(可去除前文中參照器件(100) 所述之各別間隔件結構(236)，而實現該減小的偏移)之情形下形成漏極 及源極區(237)中之金屬矽化物區(238)。亦即，可將可由氮化矽構成的 間隔件結構(236)選擇性地去除至對應的襯墊(liner)材料(圖中未示出)， 其中該襯墊材料可由諸如二氧化矽所構成，並可至少覆蓋柵電極(231) 的側壁部分。在對應的高選擇性蝕刻工藝期間，當系以二氧化矽形成 開孔(211A)、 (211B)的對應的側壁時，該等側壁可呈現高蝕刻選擇性。 因此，可實質上保持該區(217B)之對應的重疊部分(219)。在沉積耐火 金屬之前執行的後續清洗工藝中，較大的重疊部分(219)也提供了與開 孔(211B)的側壁的侵蝕有關的充分工藝範圍。因此，可在對該區(219) 中之摻雜劑濃度有不利影響的機率大幅降低之情形下形成金屬矽化物 區(218)，因而在不會造成該區(217B)中之PN接面的對應缺少之情形 下，提供了二極體特性之更高的穩定性。因此，不論金屬矽化工藝期 間的任何工藝變化，襯底二極體(240)的特性都可保持在較穩定的狀態。
然後，可繼續進一步的處理，例如，沈積諸如應力接觸蝕刻終止 層等的高應力介電材料，以便進一步增強電晶體(230)的效能。例如， 可以諸如前文中參照圖lc所述的方式，在電晶體(230)之上形成高的內 壓縮應力(intrinsic compressive stress)的介電層，同時可在各別的N信 道電晶體(圖中未示出)之上形成一高的拉伸應力(tensilestress)之對應 介電材料。為達到此目的，可根據可提供所需類型及大小的內應力之 經過適當選擇的工藝參數而沉積氮化矽層，其中可將適當之圖案化機 制用來選擇性地提供在不同類型的電晶體之上的各種介電材料。因此， 前文所述之流程可呈現與傳統工藝策略間之高兼容度，甚至可在不需 要任何額外工藝步驟之情形下執行前文所述之流程，且仍然可提供二 極管特性與各別矽化機制間之高度去耦合。
請參閱圖3a至圖3f，現在將說明另外的實施例，其中可在實質上 不影響電晶體器件的工藝序列之情形下，根據額外的間隔組件而提供 金屬矽化物區與襯底二極體的PN接面間之增加的偏移。
圖3a示意地圖標包含代表SOI結構的至少一部分之半導體器件 (300)。器件(300)因而至少在第二器件區(320)中可包含襯底(301)、襯底材料(302)、埋入絕緣層(304)、以及半導體層(321)，而第一器件區(310) 可包含各別的開孔(311A)、 (311B)。第二器件區(320)可包含複數個諸如 可代表不同導電類型等的電晶體的第一電晶體(330A)及第二電晶體 (330B)等的電路組件。例如，各別的隔離結構(305)可沿著橫向方向隔 開電晶體(330A)、 (330B)，且亦可在第一器件區(310)中提供隔離結構 (305)。此外，在該製造階段中，電晶體(330A)、 (330B)可具有在其中 形成之各別的漏極及源極區(337)，且同樣地，可在襯底材料(302)中形 成各別的高濃度摻雜區(317A)、 (317B)，且襯底材料(302)亦可包含各 別的井區(303)。應當了解前文中參照器件(200)說明的準則同樣適用 於到目前為止所述及的該等組成部分。此外，器件(300)在該製造階段 中可包含在開孔(311A)、 (311B)內以及在第二器件區(320)(亦即，晶體 管(330A)、 (330B))之上以保形方式形成的間隔層(360)。此外，可在間 隔層(360)之下以保形方式形成蝕刻終止層(361)。可以諸如氮化矽及二 氧化矽等的任何適當之材料形成該等層(360)及(361)，只要可獲得這兩 層間之足夠高的蝕刻選擇性即可。
可根據下文所述之工藝而形成半導體器件(300)。可根據諸如前文 中參照器件(200)所述之工藝序列而形成電晶體(330A)、 (330B)、以及 開孔(311A)、 (311B)。亦即，可在形成了用來界定漏極及源極區(337) 之各別的側壁間隔件結構(336)之後，形成開孔(311A)、 (311B)，因而避 免在開孔(311A)、 (311B)的側壁上形成任何間隔層。如將於下文中參照 圖3d至圖3f而說明的，在其它實施例中，亦可在沉積該等層堆棧(360)、 (361)之前，先在開孔(311A)、 (311B)中提供各別的側壁間隔件。關於任 何製造技術可參照器件(200)。因此，可在用來界定電晶體(330A)、(330B) 的漏極及源極區(337)之各別注入工藝序列期間形成該等各別的摻雜區 (317A)、 (317B)。可諸如根據電漿增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition;簡稱PECVD)或任何其它適當的沉積技術 而沉積蝕刻終止層(361)。然後，可諸如以PECVD沉積間隔層(360)， 其中可使用亦於形成間隔件結構(336)時所應用工藝配方(recipe)類似工 藝配方。然後，根據具有與蝕刻終止層(361)有關的高蝕刻選擇性之蝕 刻化學劑而對器件(300)執行非等向性蝕刻工藝(362)。例如，可針對氮 化矽及二氧化矽而使用已為大家接受的蝕刻配方。與各別的間隔件蝕刻工藝類似，非等向性蝕刻工藝(362)可先去除水平表面部分上之該層 (360)的材料，其中可持續執行工藝(362)，以便也去除第二器件區(320) 中之任何垂直殘餘材料。因為開孔(311A)、 (311B)與對應的柵電極(331) 的高度尺寸之間有顯著的高度差異，所以縱然在自第二器件區(320)實 質上完全去除了該層(360)之後，該層(360)的材料之大部分仍然保留在 開孔(311A)、 (311B)內的側壁部分上。然後，可根據不會顯著地影響到 開孔(311A)、(311B)內之其餘部分的溼式化學蝕刻配方而去除該層(360) 的任何細微殘餘物。
圖3b示意地圖標在上述蝕刻工藝(362)之後的半導體器件(300)。因 此，在開孔(311A)、 (311B)內提供了各別的偏移或犧牲(sacrificial)間隔 件(360S)，因而提供了各別開孔的底部上之減小寬度。然後，可視器件 的策略而定，而諸如根據任何適當之溼式化學工藝或乾式蝕刻工藝而 去除蝕刻終止層(361)。
圖3c示意地圖標在進一步的先進位造階段中之半導體器件(300)。 此處，系在開孔(311A)、 (311B)中形成各別的金屬矽化物區(318)，且在 電晶體(330A)、 (330B)中形成各別的金屬矽化物區(338)。由於額外的 偏移間隔件(360S)，所以得到了各別增加的偏移(318B)、 (318A)，因而 大幅增強了與任何工藝調整及變化有關之二極體特性的穩定性。
圖3d示意地圖標根據另外的實施例之半導體器件(300)。在這些實 施例中，可在各別開孔(311A)、 (311B)的側壁上形成側壁間隔件結構 (316)，其中可根據第二器件區(320)中之間隔件結構(336)而形成側壁間 隔件結構(316)。亦即，可在任何適當之製造階段中(例如，如同參考傳 統流程時參照器件(100)所述的，在諸如形成了電晶體(330A)、 (330B) 的各別延伸區之後)，形成開孔(311A)、 (311B)。在其它實施例中，如 果摻雜區(317A)、 (317B)中需要有更顯著的摻雜劑濃度梯度，則可在對 應的延伸區注入之前，先形成開孔(311A)、 (311B)。例如，在形成了開 孔(311A)、 (311B)之後，可執行各別的延伸區注入工藝，因而在開孔 (311A)、 (311B)的側壁附近沉積了對應的摻雜劑濃度。然後，可在共同 的工藝序列中形成間隔件結構(316)及(336)，其中當漏極及源極區(337) 中需要複雜的摻雜劑分布時，該共同的工藝序列可能也涉及中間摻雜 劑注入。在此種方式下，可得到自側壁朝向該等區(317A)、 (317B)的中心之橫向增加的摻雜劑梯度。然後，可以前文所述之方式沉積間隔層
(360)及蝕刻終止層(361)，且可以前文所述之方式根據蝕刻工藝(362)而 去除間隔層(360)及蝕刻終止層(361)。
圖3e示意地圖標在蝕刻工藝(362)之後的半導體器件(300)，其中系 自第二器件區(320)之上實質上完全去除該層(360)，因而形成了偏移間 隔件(360S)。因此，在後續的矽化工藝期間，間隔件(360S)可提供與任 何工藝變化有關的額外工藝範圍，且該橫向摻雜劑梯度又可提供襯底 二極體(340)的增強之二極體特性。應當了解關於任何退火工藝，可 適用前文中參照器件(200)所述之相同準則。亦即，可使用可抑制顯著 的摻雜劑擴散之複雜的退火技術。因此，在此種情形中，該額外的間 隔件(360S)仍然可提供該等區(317A)、 (317B)中之比漏極及源極區(337) 中更顯著的所需摻雜劑梯度分布，這是因為如前文所述，與第二器件 區(320)中之實質上非晶化材料的相比時，可將對應的注入物種加入實 質上結晶的材料中。
在去除了蝕刻終止層(361)之後，可以前文所述之方式，可藉由形 成各別的金屬矽化物區，而繼續進一步的處理。在其它實施例中，可 在執行該金屬矽化工藝序列之前，先去除第二器件區(320)中之間隔件 結構(336)，其中亦可去除間隔件(360S)，但仍然至少部分地維持先前 形成的間隔件(316)。因此，也在此種情形中，可維持對應的金屬矽化 物區之足夠偏移，亦如前文中參照器件(2Q0)所述的，由於對應的金屬 矽化物區之減小偏移，仍然提供了電晶體(330A)、 (330B)中之減小串聯 電阻。
圖3f示意地圖標根據又一實施例的半導體器件(300)，其中可根據 適當之材料成分而提供偏移間隔件(360S)，以便呈現與側壁間隔件結構 (336)有關的適度高之蝕刻選擇性。例如，可由二氧化矽構成間隔件 (360S)，以及蝕刻終止層(亦即，其殘餘物361)可以氮化矽材料之形式 提供。因此，在間隔件(360S)的形成期間，可以在實質上不影響到第二 器件區(320)中的側壁間隔件結構(336)之情形下，相對於該層(361)而選 擇性地去除二氧化矽材料。然後，可在矽化工藝之前，先去除間隔件 結構(336)，以便增強電晶體效能，其中由於去除間隔件(336)期間的各 別蝕刻選擇性，而可實質上維持間隔件(360S)。因此，在後續的矽化工藝期間，可得到該等區(317A)、 (317B)中之所需高偏移，而將對應的金 屬矽化物區定位在接近電晶體(330A)、 (330B)中之信道區之處。然後， 可繼續進一步的處理，例如在電晶體組件(330A)、 (330B)之上加入應力 被覆層(stressed overlayer)，因而進一步增強整體電晶體效能。
因此，本發明所揭示的主題提供了一種增強半導體器件的SOI部 分中形成的襯底二極體特性的工藝強健性及穩定性之技術，其中用來 增強電晶體效能的各別製造策略實質上不會對二極體特性有不利的影 響。在某些面向中，可在用來形成漏極及源極區的最後注入工藝之前， 先立即形成襯底二極體的各別開孔，因而提供了襯底二極體中之摻雜 劑的增加的橫向分布，且因而提高了工藝強健性，而在其它面向中， 在額外的或替代的方式下，可提供實質上不會影響到電晶體結構之偏 移間隔件。因此，可易於在無須額外的工藝複雜性且因而不會造成可 能的產出率及良率損失之情形下，實施目標為電晶體效能改善之工藝 調整。
前文所揭示之特定實施例只是舉例，這是因為熟悉此項技術者在 參閱本發明的揭示之後，將可易於以不同但等效之方式修改及實施本 發明。例如，可按照不同的順序執行前文所述之工藝步驟。此外，除 了在最後的申請專利範圍中所述者之外，本發明將不受本說明書中示 出的結構或設計細節之限制。因而顯然可改變或修改前文揭示的特定 實施例，且將所有此類的變化視為在本發明的範圍及精神內。因此， 後述的申請專利範圍將述及本發明所尋求的保護。
2權利要求
1、一種方法，包括下列步驟在SOI襯底(201、301)的第一器件區(210、310)中形成第一開孔(211B、311B)及第二開孔(211A、311A)，並覆蓋第二器件區(220、320)，該第一(211B、311B)及第二開孔(211A、311A)延伸通過埋入絕緣層(204、304)到結晶襯底材料(202、302)，該第二器件區(220、320)具有在其中形成的第一電晶體(230、330B)及第二電晶體(330A)，每一電晶體包括延伸區(234)並包含在形成該第一及第二開孔(211A、211B、311A、311B)之前，先在該第一及第二電晶體(230、330A、330B)的柵電極(231)的側壁上形成的側壁間隔件(236、336)；以共同的第一漏極/源極注入工藝(209p)形成該第一電晶體(230、330B)中的漏極及源極區(237、337)、以及該結晶襯底材料(202、302)中被該第一開孔(211B、311B)露出的第一摻雜區(217B、317B)；以共同的第二漏極/源極注入工藝(209n)形成該第二電晶體(33A)中的漏極及源極區(337)、以及該結晶襯底材料(202、302)中被該第二開孔(211A、311A)露出的第二摻雜區(217A、317A)；以及在該第一及第二電晶體(230、330A、330B)以及該第一及第二摻雜區(217A、317A、217B、317B)中形成金屬矽化物(238、218、318)。
2、 如權利要求1所述的方法，進一步包括下列步驟在形成該金屬矽化物(238、 218、 318)之前，先將該漏極及源極區(237、 337)以及該第一及第二摻雜區(217A、 317A、 217B、 317B)退火。
3、 如權利要求l所述的方法，進一步包括下列步驟在形成該金屬矽化物(238)之前，先去除該側壁間隔件(236、 336)。
4、 如權利要求l所述的方法，進一步包括下列步驟在該共同的第一及第二漏極/源極注入工藝(209p、 209n)之後，在該第一及第二開孔(311A、 311B)的側壁上形成間隔組件(360S);以及執行用於該第一開孔(211B、 311B)及該第一電晶體(230、 330B)的進一步的共同的漏極/源極注入工藝、以及用於該第二開孔(211A、311A)及該第二電晶體(330A)的進一步的共同的漏極/源極注入工藝。
5、 如權利要求l所述的方法，進一步包括下列步驟在形成該金屬矽化物(318)之前，先在該第一及第二開孔(311A、 311B)的側壁上形成間隔組件(360S)。
6、 一種方法，包括下列步驟在位於SOI襯底(301)的第一器件區(310)中的第一開孔(311B)中並在第二器件區(320)中形成的第一電晶體(330B)之上形成間隔層(360)，該第一開孔(311B)延伸通過埋入絕緣層(304)到結晶襯底材料(302);在該第一開孔(311B)的側壁的一部分上形成間隔組件(360S)，同時自該第一電晶體(330B)之上去除該間隔層(360);以及在該第一電晶體(311B)及被具有該間隔組件(360S)的該第一開孔(311B)露出的該結晶襯底材料(302)中形成金屬矽化物(238、 318)。
7、 如權利要求6所述的方法，進一步包括下列步驟在形成該間隔組件(360S)之前，先在被該第一開孔(311B)露出的該結晶襯底材料(302)中形成第一摻雜區(317B)。
8、 如權利要求7所述的方法，其中，在共同的注入工藝中形成該第一摻雜區(317B)、以及該第一電晶體(330B)的漏極及源極區(337)。
9、 如權利要求6所述的方法，進一步包括下列步驟在形成該第一開孔(311B)之前，先在該第一電晶體(330B)的柵電極的側壁上形成側壁間隔件結構(336)。
10、 如權利要求6所述的方法，進一步包括下列步驟在形成該金屬矽化物(238、 318)之前，先去除該第一電晶體(330B)的柵電極的側壁上形成的側壁間隔件(336)。
11、 如權利要求9或10所述的方法，其中，在形成該間隔層(360)之前，先去除該柵電極的該側壁間隔件(336)。
12、 如權利要求8所述的方法，進一步包括下列步驟在形成該間隔層(360)之前，先形成該第一器件區(310)中的第二開孔(311A)及該第二器件區(320)中的第二電晶體(330A)，該第二電晶體(330A)代表具有不同於該第一電晶體(330B)的導電類型的電晶體，該方法進一步包括在共同的注入工藝中形成該結晶襯底材料(302)中被該第二開孔(311A)露出的第二摻雜區(317A)、以及該第二電晶體(330A)的漏極及源極區(337)。
13、 如權利要求6所述的方法，進一步包括下列步驟在形成了該金屬矽化物(238、 318)之後，形成在該第一電晶體(330B)之上的第一應力引發層以及在該第二電晶體(330A)之上的第二應力引發層，該第一及第二應力引發層具有不同類型的內應力。
全文摘要
根據經過適當設計之製造流程而形成用於SOI器件(200、300)中之襯底二極體，其中可在實質上不會影響到二極體特性之情形下實施電晶體效能增強機制。在一面向中，可在形成了用來界定漏極及源極區(237、337)的對應的側壁間隔件結構(236、336)之後，形成襯底二極體的各別開孔(211A、211B、311A、311B)，因而得到了二極體區中之摻雜劑的顯著橫向分布，因而可根據電晶體器件(230A、230B、330A、330B)中之間隔件(236、336)的去除，而在後續的矽化工藝序列期間提供充分的工藝範圍。在進一步之面向中，在額外的或替代的方式下，可在實質上不會影響到各別電晶體器件(230A、230B、330A、330B)的配置之情形下形成偏移間隔件(360S)。
文檔編號H01L21/84GK101669201SQ200880005925
公開日2010年3月10日 申請日期2008年1月31日 優先權日2007年1月31日
發明者A·格林, A·魏, J·霍尼舒爾 申請人:先進微裝置公司