存儲器裝置架構和操作的製作方法

2023-06-18 20:54:51 1

專利名稱：存儲器裝置架構和操作的製作方法
技術領域：
本發明大體上涉及半導體存儲器裝置，且更明確來說，本發明涉及具有各種塊大小 的非易失性存儲器裝置架構。
背景技術：
存儲器裝置通常在計算機或其它電子裝置中是作為內部、半導體、集成電路提供。 存在許多不同類型的存儲器，包含隨機存取存儲器(RAM)、只讀存儲器(ROM)、動 態隨機存取存儲器(DRAM)、同步動態隨機存取存儲器(SDRAM)和快閃記憶體。快閃記憶體裝置已發展成流行的用於廣範圍的電子應用的非易失性存儲器來源。快 快閃記憶體儲器裝置通常使用允許高存儲器密度、高可靠性和低功率消耗的單電晶體存儲器單 元。通過對電荷存儲裝置或捕集層的編程或其它物理現象而引起的單元的閾值電壓改變 決定了每一單元的數據值。快閃記憶體和其它非易失性存儲器的常見使用包含個人計算 機、個人數字助理(PDA)、數位相機、數字媒體播放器、數字記錄器、遊戲、電器、 交通工具、無線裝置、蜂窩式電話和可移除式存儲器模塊，且非易失性存儲器的使用持 續擴展。快閃記憶體通常利用兩個基本架構，稱為NOR快閃和NAND快閃。所述設計是從 用於對裝置進行讀取的邏輯衍生而來。在NOR快閃架構中，存儲器單元列與耦合到位 線的每一存儲器單元並聯耦合。在NAND快閃架構中，存儲器單元列與耦合到位線的列 的僅第一存儲器單元串聯耦合。快閃記憶體和其它非易失性存儲器常被分組為稱為"擦除塊"的區段。可通過將個 別單元的閾值電壓從初始狀態進行更改來對擦除塊內的每一單元選擇性地電編程。然 而，擦除塊的單元大體上是在整個塊上在單個操作中被擦除或回復到其初始狀態。擦除 塊中的需要由存儲器裝置保持的任何數據必須在執行擦除操作之前首先被複製到另一 位置或緩衝器。部分是由於其較大的塊大小，NAND裝置主要是用於存儲數據，例如音頻、視頻或 圖像文件。此些文件被頻繁讀取，但大體上不會被頻繁修改。然而，NAND裝置逐漸被 設計為嵌入式系統。此些系統具有代碼和臨時參數存儲以及數據存儲的需要。然而，代 碼和參數數據要求相對頻繁的修改，從而要求對塊中將要保持的數據的頻繁且密集的移動或緩衝。隨著存儲器密度持續增加，塊大小也趨於增加，因此加劇了此問題。出於上文所述的原因，且出於所屬領域的技術人員在閱讀和理解本說明書之後將明 白的下文所述的其它原因，此項技術中需要替代的存儲器架構及其操作。 發明內容


圖1是具有至少一個根據本發明實施例的存儲器裝置的電子系統的功能框圖。 圖2是現有技術的實例性NAND存儲器陣列的一部分的示意圖。 圖3是展示可能用於本發明實施例的物理塊架構的NAND存儲器陣列的一部分的示意圖。圖4是展示根據本發明實施例的物理塊選擇的存儲器裝置的一部分的框圖。 圖5是展示根據本發明實施例的用於選擇多個物理塊進行擦除操作且選擇個別物理 塊進行其它操作的邏輯的一個實例的框圖。圖6是具有至少一個根據本發明實施例的存儲器裝置的存儲器模塊的功能框圖。
具體實施方式
在本發明實施例的以下詳細描述中，參考形成本發明一部分的附圖，且其中藉助於 圖解而展示可實踐本發明的具體實施例。充分詳細地描述這些實施例以使得所屬領域的 技術人員能夠實踐本發明，且將理解，可利用其它實施例，且在不脫離本發明範圍的情 況下可做出過程、電的或機械的改變。因此，不是以限制意義做出以下詳細描述，且本 發明的範圍僅由所附權利要求書及其等效物界定。各種實施例的存儲器裝置包含邏輯上組織為一個或一個以上具有第一大小的第一 存儲器擦除塊和一個或一個以上具有大於第一大小的第二大小的第二存儲器擦除塊的 存儲器陣列。塊大小可由裝置的用戶或在製造或測試期間界定或預定。以此方式，預期要求頻繁更新的數據可存儲在對應於第一存儲器擦除塊的位置，而預期要求相對不頻繁 的更新的數據可存儲在對應於第二存儲器擦除塊的位置。將預期要求相對較頻繁更新的 數據存儲在較小的存儲器塊中促進對存儲器單元的不必要的擦除的減少。另外，通過提 供較大的存儲器塊用於存儲預期要求相對較不頻繁更新的數據，在同時擦除較大量的存 儲器單元的過程中可獲得效率。圖1是根據本發明實施例的作為電子系統的部分耦合到處理器130的NAND快快閃記憶體 儲器裝置100的簡化框圖。電子系統的一些實例包含個人計算機、個人數字助理(PDA)、數位相機、數字媒體播放器、數字記錄器、遊戲、電器、交通工具、無線裝置、蜂窩式 電話和類似物。處理器130可為存儲器控制器或其它外部存儲器。存儲器裝置IOO包含以行和列布置的存儲器單元陣列104。提供行解碼電路108和 列解碼電路110以對地址信號進行解碼。地址信號經接收和解碼以存取存儲器陣列104。 存儲器裝置100還包含輸入/輸出(I/O)控制電路112，用以管理去往存儲器裝置100 的命令、地址和數據的輸入以及來自存儲器裝置IOO的數據和狀態信息的輸出。地址寄 存器114耦合在1/0控制電路112與行解碼電路108和列解碼電路110之間，用以在解 碼之前鎖存地址信號。命令寄存器124耦合在I/0控制電路112與控制邏輯116之間， 用以鎖存傳入的命令。控制邏輯116響應於命令而控制對存儲器陣列104的存取，且產 生外部處理器130的狀態信息。控制邏輯116耦合到行解碼電路108和列解碼電路110， 以響應於地址而控制行解碼電路108和列解碼電路110。行解碼電路108根據本發明實 施例而經配置以促進選擇多個存儲器單元物理塊進行正常擦除操作，同時準許個別地選 擇單個存儲器單元物理塊進行其它存取操作。將正常擦除操作定義為在存儲器裝置的使 用期間當其正在接收其既定操作輸入時執行的擦除操作。控制邏輯116也耦合到高速緩衝存儲器寄存器118。高速緩衝存儲器寄存器118在 控制邏輯116的引導下鎖存傳入或傳出的數據以在存儲器陣列104正忙於分別寫入或讀 取其它數據的同時臨時存儲數據。在寫入操作期間，將數據從高速緩衝存儲器寄存器118 傳送到數據寄存器120以傳遞到存儲器陣列104，隨後將新數據從I/O控制電路112鎖 存於高速緩衝存儲器寄存器118中。在讀取操作期間，將數據從高速緩衝存儲器寄存器 118傳送到I/O控制電路112以輸出到外部處理器130，隨後將新數據從數據寄存器120 傳送到高速緩衝存儲器寄存器118。狀態寄存器122耦合在I/O控制電路112與控制邏 輯116之間以鎖存用於輸出到處理器130的狀態信息。存儲器裝置IOO在控制邏輯116處經由控制鏈路132從處理器130接收控制信號。 根據本發明，控制信號可包含晶片啟用CE#、命令鎖存啟用CLE、地址鎖存啟用ALE 以及寫入啟用WE弁。存儲器裝置100經由多路復用輸入/輸出(I/O)總線134從處理器 130接收命令信號(或命令)、地址信號(或地址)以及數據信號(或數據)，且經由I/0 總線134向處理器130輸出數據。具體來說，在I/O控制電路112處經由I/O總線134的輸入/輸出(I/O)引腳
接收命令，且將其寫入到命令寄存器124中。在1/0控制電路112處經由總線134的輸 入/輸出(I/O)引腳
接收地址，且將其寫入到地址寄存器114中。在I/O控制電路 112處經由用於8位裝置的輸入/輸出(I/O)引腳
或用於16位裝置的輸入/輸出(I/O)高速緩衝存儲器寄存器118中。數據隨後被寫入到 數據寄存器120中以用於對存儲器陣列104進行編程。對於另一實施例，可省略高速緩 衝存儲器寄存器118，且將數據直接寫入數據寄存器120中。還經由用於8位裝置的輸 入/輸出(I/O)引腳
或用於16位裝置的輸入/輸出(I/O)引腳
輸出數據。所屬 領域的技術人員將了解，可提供額外的電路和控制信號，且圖1的存儲器裝置已經簡化 以有助於著重於本發明。另外，雖然已根據流行慣例針對各種信號的接收和輸出而描述 圖1的存儲器裝置，但應注意，各種實施例不受所描述的特定信號和/或I/O配置的限制， 除非本文明確說明。控制寄存器126可耦合到控制邏輯116以存儲一個或一個以上地址。存儲在控制寄 存器126中的地址可用於界定存儲器陣列104的具有不同邏輯擦除塊大小的部分。舉例 來說，控制寄存器126可界定各與一個物理塊的第一邏輯擦除塊相關聯的物理塊的開始 和結束地址，以及各與兩個物理塊的第二邏輯擦除塊相關聯的物理塊的開始和結束地 址。將明白，界定開始和結束地址將不要求存儲兩個地址。舉例來說，對於具有兩組邏 輯擦除塊的裝置，控制寄存器可存儲僅一個地址以界定兩組邏輯擦除塊，即，第一組的 開始地址可為存儲器裝置的默認的第一地址，所存儲的地址可為第一組的結束地址，第 二組的開始地址可為所存儲的地址加1，且第二組的結束地址可為存儲器裝置的默認的 最後地址。控制寄存器126可響應於在控制鏈路132上接收到的命令而被加載其地址值。 控制寄存器126可由將在斷電時復位的鎖存器形成。或者，控制寄存器126可進一步包 含具有在存儲器陣列104或硬編程裝置中使用的類型的存儲器單元的非易失性寄存器 (例如熔絲)，以準許在斷電時保持所述定義。軟體驅動程序可作為計算機可讀指令包含在處理器130中，以致使處理器130管理 對存儲器陣列104的對應於各種邏輯擦除塊大小的不同部分的數據存儲。處理器130可 進一步經配置以基於數據的特性將數據引導到不同的邏輯擦除塊。舉例來說，處理器130 可基於正在保存的文件類型、待保存的文件的大小、待保存的數據的來源或某個其它標 準將數據引導到邏輯擦除塊。圖2是可能在圖1的存儲器陣列104中找到的實例性NAND存儲器陣列200的一部 分的示意圖。如圖2所示，存儲器陣列200包含字線202!到202N和交叉的位線204,到 204M。為了便於在數字環境中尋址，字線202的數目和位線204的數目各自大體上是2 的某個冪。存儲器陣列200包含NAND串206!到206M。每一NAND串包含電晶體2081到208n， 其各自位於字線202與位線204的交叉處。在圖2中描繪為浮動柵極電晶體的電晶體208表示用於數據存儲的非易失性存儲器單元。每一 NAND串206的浮動柵極電晶體208 以源極到漏極串聯連接在一個或一個以上源極選擇柵極210(例如，場效電晶體(FET)) 與一個或一個以上漏極選擇柵極212 (例如，FET)之間。每一源極選擇柵極210位於 局部位線204與源極選擇線214的交叉處，而每一漏極選擇柵極212位於局部位線204 與漏極選擇線215的交叉處。每一源極選擇柵極210的源極連接到共同源極線216。每一源極選擇柵極210的漏 極連接到對應NAND串206的第一浮動柵極電晶體208的源極。舉例來說，源極選擇柵 極210!的漏極連接到對應NAND串2061的浮動柵極電晶體208,的源極。每一源極選擇 柵極210的控制柵極220連接到源極選擇線214。如果利用多個源極選擇柵極210用於 給定NAND串206,那麼其將串聯耦合在共同源極線216與所述NAND串206的第一 浮動柵極電晶體208之間。每一漏極選擇柵極212的漏極在漏極觸點228處連接到用於對應NAND串的局部位 線204。舉例來說，漏極選擇柵極212t的漏極在漏極觸點228,處連接到用於對應NAND 串206!的局部位線204,。每一漏極選擇柵極212的源極連接到對應NAND串206的最 後一個浮動柵極電晶體208的漏極。舉例來說，漏極選擇柵極212,的源極連接到對應 NAND串206,的浮動柵極電晶體208n的漏板。如果利用多個漏極選擇柵極212用於給 定NAND串206，那麼其將串聯耦合在對應位線204與所述NAND串206的最後一個 浮動柵極電晶體208N之間。浮動柵極電晶體208的典型構造包含源極230和漏極232、浮動柵極234以及控制 柵極236，如圖2所示。浮動柵極電晶體208的控制柵極236耦合到字線202。浮動柵 極電晶體208的列是耦合到給定局部位線204的那些NAND串206。浮動柵極電晶體208 的行是共同耦合到給定字線202的那些電晶體。其它形式的電晶體208也可用於本發明 實施例，例如NROM、磁性或鐵電電晶體，和能夠經編程以呈現兩個或兩個以上數據狀 態之一的其它電晶體。雖然NAND存儲器陣列200是NAND架構的典型，但此項技術 中理解非易失性存儲器的其它配置。然而，本文描述的各種實施例不受存儲器陣列的架 構的限制。圖3是作為圖1的存儲器陣列104的一部分的NAND存儲器陣列300的一部分的示 意圖，其展示可能用於本發明實施例的物理塊架構。陣列300的存儲器單元308大體上 如參看圖2所描述。如圖3展示，存儲器陣列300被組織成存儲器單元物理塊340。對 於各種實施例，每一擦除塊可含有一個或一個以上物理塊340。圖3中描繪四個存儲器單元物理塊，B卩，3400、 340,、 3402和3403。雖然可界定較少的物理塊，但所要的配置可含有大體上較大數目的物理塊。每一物理塊340被描繪為 包含三個位線304。、 304!和3042。雖然可界定較少的位線，但所要的配置可含有大體上 較大數目的位線。每一物理塊340包含耦合到其位線304中的每一者的一個存儲器單元 串308，且其中存儲器單元串中的每一者耦合到源極線316。儘管不作要求，但鄰近的 塊340可共享一源極線316。舉例來說，物理塊340。和340!可共享源極線316(M，物理 塊3402和3403可共享源極線3162.3，依此類推。每一源極選擇柵極310或SGS位於位 線304與源極選擇線314的交叉處，而每一漏極選擇柵極312或SGD位於位線304與 漏極選擇線315的交叉處。儘管被描繪為包含僅一個源極選擇柵極310和一個漏極選擇 柵極312，但每一存儲器單元串308可包含多個選擇柵極，如參看圖2所述。圖4是展示根據本發明實施例的物理塊選擇的存儲器裝置的一部分的框圖。為了創 建含有一個以上物理塊340的邏輯擦除塊，存儲器裝置將適於促進在擦除操作期間選擇 多個物理塊340作為每位線含有多個串的單個擦除塊，但在讀取和編程操作期間個別地 選擇那些相同的物理塊340以使得每次讀取或編程每位線僅一個串。舉例來說，在偶數 和奇數物理塊340共享源極線的情況下，可能需要對於任何一個源極線僅一個物理塊340 有效。在此情況下，多串擦除塊可能含有兩個或兩個以上偶數物理塊，例如，物理塊3400 和3402。在擦除操作期間，將通過行解碼電路108選擇物理塊340o和3402兩者，艮P , 將激活物理塊340q和3402兩者中的字線302。但在讀取和編程操作期間，將通過行解碼 電路108選擇物理塊340o或3402中的僅一者，S卩，將用通過電壓或讀取電壓驅動物理 塊340o或3402中的僅一者中的字線302。或者，鄰近的或多個鄰接的物理塊340可形成 多串擦除塊。類似於先前實例，在擦除操作期間，多串擦除塊的所有物理塊340將被選 定，但在讀取和編程操作期間，鄰接的物理塊340中的僅一者將被激活。且雖然上述實 例著重於構成多串擦除塊的偶數/奇數、鄰近的和鄰接的物理塊340，但此些邏輯擦除塊 可使用物理塊340的任何組合，如本文中將明白。對於各種實施例，邏輯擦除塊具有至少兩個不同大小，即， 一個或一個以上第一擦 除塊含有X個物理塊340，且一個或一個以上第二擦除塊含有Y個物理塊340，其中X 是等於或大於一的整數值，Y是等於或大於二的整數值，且X不等於Y。作為實例，存 儲器裝置可具有第一擦除塊，其中每第一擦除塊含有一個物理塊340，使得對第一擦除 塊的擦除操作每位線擦除一個存儲器單元串，且具有第二擦除塊，其中每第二擦除塊含 有四個物理塊340，使得對第二擦除塊的擦除操作每位線擦除四個存儲器單元串。應明 白，電荷泵或其它用於產生內部電壓的電路的大小將必須經設計以提供足夠的電流來用 於每位線擦除多個存儲器單元串。圖5是展示用以促進選擇多個物理塊340進行擦除操作且選擇個別物理塊340進行 讀取和編程操作的邏輯的一個實例的框圖。圖1和圖3的行解碼電路108大體上包含對 應於每一物理塊的匹配電路，其分析傳入的地址信號，且在地址信號匹配於物理塊的地 址的情況下激活其對應的物理塊。舉例來說，如果地址信號Addr匹配於物理塊340的 地址，則匹配電路508的輸出將為邏輯高，如果地址信號Addr匹配於物理塊340'的地 址，則匹配電路508'的輸出將為邏輯高，且如果地址信號Addr匹配於物理塊340"的地 址，則匹配電路508"的輸出將為邏輯高。通過添加適當的邏輯，第一或主匹配電路的輸出可用於選擇其對應物理塊和對應於 第二或從屬匹配電路的一個或一個以上物理塊。圖5僅展示這可如何完成的一個實例。 在圖5中，將匹配電路508的輸出提供到AND門510的第一輸入，且將AND門510 的輸出提供到OR門515的第一輸入。將匹配電路508'的輸出提供到OR門515的第二 輸入，且OR門515的輸出提供對物理塊340'的選擇。控制信號CmbBlk指示組合多個 物理塊以供選擇的期望。舉例來說，如果控制信號CmbBlk具有邏輯低值，那麼AND 門510的輸出為邏輯低，且OR門515具有響應於匹配電路508'的輸出的輸出。然而， 如果控制信號CmbBlk具有邏輯高值，則AND門510的輸出響應於主匹配電路508的 輸出，從而允許在地址信號Addr匹配於物理塊508的地址的情況下選擇物理塊508'。 因此，存儲器裝置的控制邏輯將在需要選擇多個物理塊340以供擦除的情況下將控制信 號CmbBlk設定為邏輯高值，且在需要選擇個別物理塊340以供讀取或編程的情況下將 控制信號CmbBlk設定為邏輯低值。為了將兩個以上物理塊組合為邏輯擦除塊，主匹配 電路508可以類似於匹配電路508耦合到物理塊340'的方式耦合到額外的物理塊。注意 到，這僅是可如何同時選擇多個物理塊340以供作為一邏輯擦除塊進行擦除，同時準許 個別地選擇物理塊340進行其它操作的一個實例。匹配電路508'，不是主匹配電路，也不是從屬匹配電路，且響應於地址信號Addr以 專門選擇其對應的物理塊340"。以此方式，物理塊340和340'可形成一個具有兩個物理 塊的邏輯擦除塊，而物理塊340"可形成僅具有物理塊340"的不同邏輯擦除塊。雖然圖5 描繪具有一個物理塊的第一擦除塊和具有兩個物理塊的第二擦除塊，但各種實施例可提供額外或替代的邏輯擦除塊大小。儘管圖5的實例描繪用於同時選擇共享相同位線的多個物理塊的硬體配置，但存取 電路可以編程方式響應於單個邏輯塊地址而激活多個物理塊。以所述方式，物理塊的任 何組合可用於界定邏輯擦除塊。在實踐中，存儲器陣列的對應於較小邏輯擦除塊的第一部分可貯存系統數據，例如操作代碼和臨時參數數據，而存儲器陣列的對應於較大邏輯擦除塊的第二部分可忙存相 對靜態的數據存儲，例如用戶數據。貯存的部分可例如通過可熔元件的使用被硬編碼到 存儲器裝置中，或者其可例如通過設定為每一部分界定邏輯地址範圍的易失性或非易失 性寄存器而可編程。可編程寄存器常用於為存儲器裝置界定時序特性、電壓電平和其它 操作參數。也可界定存儲器陣列的對應於不同邏輯塊大小的額外部分。作為僅一個實例， 每邏輯擦除塊具有一個物理塊的第一部分可貯存臨時參數值，每邏輯擦除塊具有兩個物理塊的第二部分可貯存操作代碼，每邏輯擦除塊具有四個物理塊的第三部分可t:存用戶數據，且每邏輯擦除塊具有八個物理塊的第四部分可貯存檔案數據。在擦除不同的邏輯 擦除塊時，存儲器裝置可經配置以使得可響應於對應於邏輯擦除塊的物理塊中的任一者 的地址而擦除邏輯擦除塊的所有物理塊。或者，存儲器裝置可經配置以使得可響應於對 應於邏輯擦除塊的物理塊中的第一者的地址而擦除擦除塊的所有物理塊，但可響應於對 應於邏輯擦除塊的其它物理塊中的任一者的地址而個別地擦除物理塊。圖6是根據本發明實施例的存儲器模塊600的圖解。將存儲器模塊600說明為存儲 卡，但參照存儲器模塊600所論述的概念適用於其它類型的可移除或可攜式存儲器(例 如，USB快閃驅動器)，且希望在本文使用的"存儲器模塊"的範圍內。另外，儘管圖 6中描繪一個實例性形狀因數，但這些概念同樣適用於其它形狀因數。在一些實施例中，存儲器模塊600將包含外殼605 (如所描繪)，其用以封閉一個或 一個以上存儲器裝置610，但此外殼並非對於所有裝置或裝置應用來說都是重要的。根 據本發明實施例，至少一個存儲器裝置610是非易失性存儲器。在存在的情況下，外殼 605包含一個或一個以上觸點615以用於與主機裝置通信。主機裝置的實例包含個人計 算機、PDA、數位相機、數字媒體播放器、數字記錄器、遊戲、電器、交通工具、無線 裝置、蜂窩式電話、存儲卡讀取器、接口集線器和類似物。對於一些實施例，觸點615 呈標準化接口的形式。舉例來說，在USB快閃驅動器的情況下，觸點615可能呈USB 類型A插入連接器的形式。 一般來說，觸點615提供用於在存儲器模塊600與具有用於 觸點615的相容受體的主機之間傳遞控制、地址和/或數據信號的接口。存儲器模塊600可任選地包含額外電路620，其可為一個或一個以上集成電路和/ 或離散組件。對於一些實施例，額外電路620可包含用於控制在多個存儲器裝置610上 的存取和/或用於在外部主機與存儲器裝置610之間提供翻譯層的存儲器控制器。舉例來 說，在一定數目的觸點615與到一個或一個以上存儲器裝置610的一定數目的I/O連接 之間可能不存在一一對應關係。因此，存儲器控制器可選擇性地耦合存儲器裝置610的 I/O連接(圖6中未示)以在適當時間在適當在適當觸點615處提供適當信號。類似地，主機與存儲器模塊600之間的通信協議可與 存儲器裝置610的存取所要求的通信協議不同。存儲器控制器隨後可將從主機接收的命 令序列翻譯為適當的命令序列，以實現對存儲器裝置610的所要存取。此翻譯除了命令 序列之外可進一步包含信號電壓電平的改變。額外電路620可進一步包含與存儲器裝置610的控制無關的功能性，例如可能由專 用集成電路(ASIC)執行的邏輯功能。而且，額外電路620可包含用以限制對存儲器模 塊600的讀取或寫入存取的電路，例如密碼保護、生物計量學或類似物。額外電路620 可包含用以指示存儲器模塊600的狀態的電路。舉例來說，額外電路620可包含用以確 定是否正在向存儲器模塊600供應功率以及是否當前正在存取存儲器模塊600，且顯示 其狀態的指示(例如，在供電時的穩定光和在存取時的閃爍光)的功能性。額外電路620 可進一步包含例如去耦電容器等無源裝置以幫助調節存儲器模塊600內的功率要求。結論各種實施例的存儲器裝置包含邏輯上組織為具有至少兩個不同大小的擦除塊的非 易失性存儲器陣列。各種實施例進一步提供對多個存儲器單元物理塊的同時擦除，同時 提供對所述物理塊的個別選擇以用於讀取和編程操作。以此方式，預期要求頻繁更新的 數據可存儲在對應於具有第一大小的第一擦除塊的位置，而預期要求相對不頻繁的更新 的數據可存儲在對應於大於第一擦除塊的第二擦除塊的位置。將預期要求相對較頻繁更 新的數據存儲在較小的存儲器塊中促進了對存儲器單元的不必要的擦除的減少。另外， 通過提供較大的存儲器塊來用於存儲預期要求相對較不頻繁更新的數據，在同時擦除較 大量的存儲器單元的過程中可獲得效率。雖然本文已說明和描述特定實施例，但所屬領域的技術人員將了解，經計算以實現 相同目的的任何布置可代替所展示的特定實施例。所屬領域的技術人員將明白對本發明 的許多改編。因此，本申請案希望涵蓋對本發明的任何改編或變化。
權利要求
1.一種存儲器裝置(100、610)，其包括非易失性存儲器單元(208、308)陣列(104、300)，其被組織為多個可擦除的物理塊(340)；及電路(108、110、116)，其用於控制和/或存取所述非易失性存儲器單元(208、308)陣列(104、300)；其中所述用於控制和/或存取的電路(108、110、116)適於界定具有預定數目的一個或一個以上物理塊(340)的第一邏輯擦除塊和具有預定數目的兩個或兩個以上物理塊(340)的第二邏輯擦除塊；且其中所述第二邏輯擦除塊具有與所述第一邏輯擦除塊不同數目的物理塊(340)。
2. 根據權利要求1所述的存儲器裝置(100、 610)，其進一步包括其中所述用於控制和/或存取的電路(108、 110、 116)進一步適於界定具有預定數目的三個或三個以上物理塊(340)的第三邏輯擦除塊；且其中所述第三邏輯擦除塊具有與所述第一邏輯擦除塊和所述第二邏輯擦除塊兩者不同數目的物理塊(340)。
3. 根據權利要求1所述的存儲器裝置(100、 610)，其中所述第二邏輯擦除塊的一個或一個以上物理塊(340)是可響應於一個以上地址信號而選擇的。
4. 根據權利要求3所述的存儲器裝置(100、 610)，其中第二邏輯擦除塊的第一物理塊G40)是可當第一控制信號具有第一邏輯值時響應於第一地址信號而選擇的，且是可當所述第一控制信號具有第二邏輯值時響應於第二地址信號而選擇的。
5. 根據權利要求l、 3或4中任一權利要求所述的存儲器裝置(100、 610)，其中所述用於控制和/或存取的電路(108、 110、 116)進一步適於在擦除命令伴隨有對應於第二邏輯擦除塊的第一物理塊(340)的塊地址的情況下擦除所述第二邏輯擦除塊的每一物理塊(340),且在檫除命令伴隨有對應於所述第二邏輯擦除塊的任何其它物理塊(340)的塊地址的情況下擦除所述第二邏輯擦除塊的僅一個物理塊(340)。
6. 根據權利要求1、 3或4中任一權利要求所述的存儲器裝置(100、 610)，其中所述用於控制和/或存取的電路(108、 110、 116)進一步適於響應於第二邏輯擦除塊的物理塊(340)中的任一者的地址而準許擦除所述第二邏輯擦除塊的每一物理塊(340)。
7. 根據權利要求1或5中任一權利要求所述的存儲器裝置(100、 610)，其中所述用於控制和/或存取的電路(108、 110、 116)進一步適於在擦除命令伴隨有對應於第 一邏輯擦除塊的第一物理塊(340)的塊地址的情況下擦除所述第一邏輯擦除塊的 每一物理塊(340)，且在擦除命令伴隨有對應於所述第一邏輯擦除塊的任何其它物 理塊(340)的塊地址的情況下擦除所述第一邏輯擦除塊的僅一個物理塊(340)。
8. 根據權利要求l、 3、 5或6中任一權利要求所述的存儲器裝置(100、 610)，其中 每一邏輯擦除塊包含一組鄰接的物理塊(340)。
9. 根據權利要求l、 3、 5或6中任一權利要求所述的存儲器裝置(100、 610)，其中 所述用於控制和/或存取的電路(108、 110、 116)進一步適於在正常擦除操作期間 響應於對應於所述物理塊(340)中的一者的單個地址信號而同時選擇邏輯擦除塊 的所述物理塊(340)中的兩者或兩者以上，且在其它存取操作期間響應於對應於 選定塊中的每 一 者的地址信號而個別地選擇相同物理塊(3 4 0 )。
10. 根據權利要求l、 3、 5或6中任一權利要求所述的存儲器裝置(100、 610)，其中 所述非易失性存儲器單元(208、 308)陣列(104、 300)是以行和列布置，其中多 個位線選擇性地耦合到所述存儲器單元(208、 308)的列且多個字線耦合到所述存 儲器單元(208、 308)的行，其中所述存儲器單元(208、 308)的所述列進一步被 分組為存儲器單元(208、 308)串(206)，每一串(206)包括以串聯方式耦合的 多個存儲器單元(208、 308)。
11. 根據權利要求10所述的存儲器裝置(100、 610)，其中所述用於控制和/或存取所 述非易失性存儲器單元(208、 308)陣列(104、 300)的電路(108、 110、 116) 進一步適於響應於單個地址信號而同時擦除與相同位線相關聯的一個以上存儲器 單元(208、 308)串(206)。
12. 根據權利要求10所述的存儲器裝置(100、 610),其中所述用於控制和/或存取所 述非易失性存儲器單元(208、 308)陣列(104、 300)的電路(108、 110、 116) 進一步適於同時驅動與所述相同位線相關聯的一個以上存儲器單元(208、 308)串 (206)的字線。
13. 根據權利要求12所述的存儲器裝置(100、 610)，其中所述用於控制和/或存取所 述非易失性存儲器單元(208、 308)陣列(104、 300)的電路(108、 110、 116) 進一步適於響應於所述單個地址信號而同時驅動與所述相同位線相關聯的一個以 上存儲器單元(208、 308)串(206)的字線。
14. 根據權利要求1到13中任一權利要求所述的存儲器裝置(100、 610)，其中所述存 儲器裝置(100、 610)是存儲器模塊(600)的組件，所述存儲器模塊(600)包括選擇性地耦合到兩個或兩個以上存儲器裝置O00、610)的存取線的多個觸點(615)。
15. 根據權利要求1到13中任一權利要求所述的存儲器裝置(100、 610)，其中所述存 儲器裝置(100、 610)是存儲器模塊(600)的組件，所述存儲器模塊(600)包括 具有多個觸點(615)的外殼(605)以及封閉在所述外殼(605)中且選擇性地耦 合到所述多個觸點(615)的一個或一個以上存儲器裝置(100、 610)。
16. 根據權利要求1到13中任一權利要求所述的存儲器裝置(100、 610)，其中所述存 儲器裝置(100、 610)是電子系統的組件，所述電子系統包括一處理器和耦合到所 述處理器的一個或一個以上存儲器裝置(100、 610)。
17. —種操作存儲器裝置(100、 610)的方法，所述存儲器裝置(100、 610)具有以可 擦除物理塊(340)布置的非易失性存儲器單元(208、 308)陣列(104、 300)，所 述方法包括確定將存儲在所述非易失性存儲器單元(208、 308)陣列(104、 300)中的數據 的特性；及基於所述數據的所述特性將所述數據存儲在所述非易失性存儲器單元(208、308) 陣列(104、 300)的多個預定義部分中的一者中；其中所述陣列(104、 300)的所述預定義部分中的每一者包括若干組邏輯擦除塊， 每一邏輯擦除塊包括一個或一個以上物理塊(340)且每一組邏輯擦除塊包括具有 相同數目的物理塊(340)的邏輯擦除塊；且其中所述預定義部分中的每一者在其對應組邏輯擦除塊的所述邏輯擦除塊中具 有不同數目的物理塊(340)。
18. 根據權利要求17所述的方法，其中確定數據的特性包括確定所述數據的文件類型、 所述數據的大小和所述數據的來源中的至少一者。
19. 根據權利要求17或18中任一權利要求所述的方法，其中將所述數據存儲在所述非 易失性存儲器單元(208、 308)陣列(104、 300)的多個預定義部分中的一者中包 括將所述數據存儲在所述非易失性存儲器單元(208、 308)陣列(104、 300)的多 個預定義部分中的包括一組邏輯擦除塊的一者中，其中所述邏輯擦除塊中的每一者 包括一組鄰接的物理塊(340)。
20. — 種操作存儲器裝置(100、 610)的方法，所述存儲器裝置(100、 610)具有以可 擦除物理塊(340)布置的非易失性存儲器單元(208、 308)陣列(104、 300)，所.述方法包括響應於對應於第一物理塊(340)的存儲器單元(208、 308)的地址而選擇所述第一物理塊(340)，且將所述第一物理塊(340)的所述存儲器單元(208、 308) 置於初始狀態；響應於對應於所述第一物理塊(340)的存儲器單元(208、 308)的所述地址而 選擇至少第二物理塊(340)，且將至少所述第二物理塊(340)的所述存儲器單元 (208、308)置於所述初始狀態同時將所述第一物理塊(340)的所述存儲器單元(208、 308)置於所述初始狀態；及以與將所述第二物理塊(340)的所述存儲器單元(208、 308)中的任一者置於 第二狀態無關的方式將所述第一物理塊(340)的存儲器單元置於所述第二狀態。
21. 根據權利要求20所述的方法，其進一步包括響應於對應於所述第一物理塊(340)的存儲器單元(208、 308)的所述地址而 選擇所述第一物理塊(340)，以將所述第一物理塊(340)的所述存儲器單元(208、 308)中的任一者置於所述第二狀態；及響應於對應於所述第二物理塊(340)的存儲器單元(208、 308)的地址而選擇 所述第二物理塊(340)，以將所述第二物理塊(340)的所述存儲器單元(208、 308) 中的任一者置於所述第二狀態。
22. 根據權利要求20或21中任一權利要求所述的方法，其中將至少所述第二物理塊 (340)的所述存儲器單元(208、308)置於所述初始狀態同時將所述第一物理塊(340) 的所述存儲器單元(208、 308)置於所述初始狀態包括在單個擦除操作期間擦除 所述第一和第二物理塊(340)的所述存儲器單元(208、 308)。
23. 根據權利要求20所述的方法，其進一步包括針對所述物理塊(340)的第一部分，在單個擦除操作期間擦除第一數目的物理 塊(340)，其中所述第一數目是等於或大於一的整數值；以及針對所述物理塊(340)的第二部分，在單個擦除操作期間擦除第二數目的物理 塊(340)，其中所述第二數目是等於或大於二的整數值，且所述第二數目不等於所 述第一數目。
24. 根據權利要求23所述的方法，其進一步包括個別地讀取或編程所述第一和第二部分的所述物理塊(340)。
25. 根據權利要求23所述的方法，其進一步包括針對所述物理塊(340)的第三部分，在單個擦除操作期間擦除第三數目的物理 塊(340)，其中所述第三數目是等於或大於三的整數值，且所述第三數目不等於所 述第一數目或所述第二數目。
26. 根據權利要求23所述的方法，其中針對所述物理塊(340)的第一部分在單個擦除 操作期間擦除第一數目的物理塊(340)包括響應於對應於選擇性地耦合到第一位線的第一串聯連接非易失性存儲器單元 (208、308)串(206)的第一地址而擦除所述第一串聯連接非易失性存儲器單元(208、 308)串(206);及在擦除所述第一串聯連接非易失性存儲器單元(208、 308)串(206)的同時， 響應於所述第一地址而擦除選擇性地耦合到所述第一位線的第二串聯連接非易失 性存儲器單元(208、 308)串(206)。
27. 根據權利要求26所述的方法，其進一步包括-以與對所述第二串聯連接非易失性存儲器單元(208、 308)串(206)進行編程 無關的方式對所述第一串聯連接非易失性存儲器單元(208、 308)串(206)進行 編程。
28. 根據權利要求26所述的方法，其進一步包括在擦除所述第一串聯連接非易失性存儲器單元(208、 308)串(206)的同時， 響應於所述第一地址而擦除選擇性地耦合到所述第一位線的第三串聯連接非易失 性存儲器單元(208、 308)串(206);以與對所述第三串聯連接非易失性存儲器單元(208、 308)串(206)進行編程 無關的方式對所述第一串聯連接非易失性存儲器單元(208、 308)串(206)進行 編程；及以與對所述第三串聯連接非易失性存儲器單元(208、 308)串(206)進行編程 無關的方式對所述第二串聯連接非易失性存儲器單元(208、 308)串(206)進行編程。
全文摘要
邏輯上組織為具有至少兩個不同大小的擦除塊的非易失性存儲器裝置(100、610)提供對存儲器單元(208、308)的多個物理塊(340)的同時擦除，同時提供對所述物理塊(340)的個別選擇以用於讀取和編程操作，以此方式，預期要求頻繁更新的數據可存儲在對應於具有第一大小的第一擦除塊的位置，而預期要求相對不頻繁的更新的數據可存儲在對應於大於所述第一擦除塊的第二擦除塊的位置。將預期要求相對較頻繁更新的數據存儲在較小的邏輯存儲器塊中促進了對存儲器單元(208、308)的不必要的擦除的減少。另外，通過提供較大的邏輯存儲器塊用於存儲預期要求相對較不頻繁更新的數據，可在同時擦除較大量的存儲器單元(208、308)的過程中獲得效率。
文檔編號G11C16/16GK101595528SQ200880003512
公開日2009年12月2日 申請日期2008年1月29日 優先權日2007年1月30日
發明者弗朗姬·F·魯帕爾瓦爾 申請人:美光科技公司