用於測試待測電路單元的方法及用於實現其的電路結構的製作方法
2023-10-06 15:33:34
專利名稱：用於測試待測電路單元的方法及用於實現其的電路結構的製作方法
技術領域：
本發明大體上涉及一種用於測試電路單元的方法，具體地，涉及一種用於測試具有至少一個存儲單元陣列和至少一個尋址和控制單元的待測電路單元的方法，以及一種利用設置在電路結構上的端子單元實現該方法的電路結構。
背景技術：
對以低廉的測試成本並行地實現較大範圍的測試過程的需要與日俱增。待測電路單元首先涉及具有增加了的複雜度的存儲晶片。在這種情況下，測試成本主要由測試時間決定，並根據在預定時間內能夠測試的待測電路單元的數目來獲得。
每單位時間內可測試電路單元的數目也被稱為吞吐率(throughput rate)。為了可以整體地降低每個待測電路單元的成本，已經提出了要減少測試時間，或增加每一個測試系統並行測試的電路單元的數目。
不利地，需要利用多條測試數據線將待測電路單元與測試設備相連，以便向待測電路單元發送適當的測試數據，並將由待測電路單元根據所提供的測試數據而輸出的實際數據與測試設備中的預定標稱數據進行比較。例如，為了將測試設備與待測電路單元相連，傳統的系統使用包括4根、8根或16根單根導線的測試數據線。這種較大數量的單根導線不利地增加了測試成本並波及到對待測電路單元的連接。
為了解決此問題，已經提出了建議以使用特定的測試模式，允許使用單一的測試數據線對待測電路單元進行測試。在這種測試模式下，在也用於支持待測電路單元的晶片上直接比較所期望的數據(標稱數據)和讀取出的數據(實際數據)。接下來，通過單一的測試數據線輸出作為測試結果的信息項，例如，待測電路單元故障的結果或待測電路單元正確的結果。因此，可以在測試設備中的單一端子單元上得到測試結果的信息內容。
此測試模式被稱為高級壓縮測試模式(ACTM)。但是，即使使用這種測試模式(ACTM)，仍然存在需要提供用於輸出測試結果的專用端子單元的缺點。不適當地，需要這種單一端子單元只用於測試待測電路單元，而不需要用於操作電路單元。這意味著不必要地提高了待測電路單元的測試和操作成本。
設置用於輸出測試結果的測試設備的端子單元僅用於傳送測試結果而沒有其他功能。
圖2示出了用於測試待測電路單元100的傳統電路結構。將測試設備200與待測電路單元100一起設置在單一晶片上。
待測電路單元100與測試設備200之間的數據通信由包括如4根、8根或16根單根導線的測試數據線104提供。傳統上，測試設備200中的測試模式單元201向待測電路單元100中的數據單元103輸出測試數據。從數據單元103向待測電路單元中的存儲單元陣列101傳送該數據。尋址和控制單元102使用尋址和控制數據107來啟動待測電路單元100中的存儲單元陣列101。
通過尋址和控制線106及尋址和控制端子單元108來提供尋址和控制數據107。將根據提供給待測電路單元100的測試數據105而返回的實際數據105a與測試設備200中的預定標稱數據進行比較。作為比較的結果，通過測試設備中的端子單元204，將測試結果203輸出到結果數據線202上。
因此，用於測試待測電路單元的傳統電路結構的主要缺點在於，除了用於啟動待測電路單元100中的存儲單元陣列101的尋址和控制端子單元108以外，還需要在測試設備中只針對測試目的而提供端子單元204。此額外的連接引腳不合時宜地增加了待測電路單元的成本和測試的整體成本。此外，該傳統的電路結構不允許任何較大程度的並行測試。
發明內容
因此，本發明的目的是提供一種用於測試待測電路單元的方法和一種用於實現這種方法的電路結構，避免向測試設備提供專用於測試所需的端子單元204。
本發明通過具有專利權利要求1所述結構的電路結構來實現此目的。此外，通過專利權利要求10所述的方法來實現此目的。在從屬權利要求中可以找到對本發明的改進。
本發明的基本概念是對通過測試設備中的端子單元讀取出的數據進行邏輯組合，並只將針對每個待測電路單元的單一測試結果存儲在結果存儲器單元中，通過設置在待測電路單元中的尋址和控制端子單元輸出被存儲在結果存儲器單元中的測試結果。
這種情況下的一個優點在於，可以極大程度地縮減測試成本，由於節省了額外的端子單元(引腳)，並能夠增加並行性。節省測試不再需要的額外引腳(晶片信道)的優點在於，由針對所需晶片信道的每一個的測試器信道的總數指定了測試的並行性，即，需要的晶片信道越少並行性越大。
更高級別的並行性意味著較低測試成本下更高的吞吐率和有利的結果。有利地，本發明的電路結構允許只使用其尋址和控制線，對晶片(待測電路單元)進行測試。因此，本發明的用於測試待測電路單元的方法包括(i)將測試設備中的測試結果存儲在待測電路單元中；(ii)在待測電路單元中累計測試結果；以及(iii)通過尋址和控制線輸出總體結果。
本發明的用於測試具有至少一個存儲單元陣列和至少一個尋址和控制單元的待測電路單元的電路結構本質上具有a)測試設備，用於提供測試模式，其中所述測試設備具有測試模式單元，用於產生通過測試數據線提供給待測電路單元的測試數據，並順序執行測試程序，所述測試程序涉及待測電路單元根據與測試模式單元中的預定標稱數據進行比較的測試數據而輸出的實際數據；以及
b)結果數據線，用於順序輸出利用基於比較的測試程序而獲得的測試結果，其中，設置組合邏輯設備，用於對順序輸出的測試結果進行邏輯組合以產生結果數據，從而，只有在所有順序執行的測試程序中，輸出的實際數據與預定標稱數據相匹配，所述結果數據才表示待測電路單元的正確操作，並通過待測電路單元中的尋址和控制單元輸出結果數據。
此外，本發明的用於測試待測電路單元的方法具有以下步驟a)利用測試設備，設置測試模式；b)在測試設備中的測試模式單元中產生測試數據；c)通過測試數據線，從測試設備向待測電路單元提供測試數據；d)順序執行測試程序，所述測試程序涉及待測電路單元根據與測試模式單元中的預定標稱數據進行比較的測試數據而輸出的實際數據；以及e)通過結果數據線，順序輸出利用基於比較的測試程序而獲得的測試結果，其中，對順序輸出的測試結果進行邏輯組合以產生結果數據，從而，只有在所有順序執行的測試程序中，輸出的實際數據與預定標稱數據相匹配，所述結果數據才表示待測電路單元的正確操作，並通過待測電路單元中的尋址和控制單元輸出結果數據。
從屬權利要求包括對本發明各個主題的有利發展和改進。
根據本發明的一個優選發展，組合邏輯設備具有結果存儲器單元，用於存儲順序獲得的測試結果。有利地，在各種情況下，只存儲累計結果，即，對正確待測電路單元的確定，在這種情況下，繼續測試程序，或者在進行測試期間有錯誤發生，在這種情況下，確定待測電路單元故障，於是可以中止測試。
根據本發明的另一優選發展，組合邏輯設備具有控制邏輯單元，用於更新結果存儲器單元。在已經提供新的測試結果之後，控制邏輯單元更新結果存儲器單元，在向控制邏輯單元提供讀信號之後，能夠讀取結果存儲器單元。
根據本發明的另一優選發展，組合邏輯設備具有輸出數據線，用於向尋址和控制單元輸出結果數據，有利地，將輸出數據線設置在其上設置有待測電路單元100、測試設備200和組合邏輯設備300的晶片上。因此，本發明的電路結構是對待測電路單元的擴展，從而在對待測電路單元進行測試時，不需要測試設備中額外的端子單元來進行外部連接。
根據本發明的另一優選發展，組合邏輯設備具有讀信號線，用於向組合邏輯設備中的控制邏輯單元提供讀信號，有利的是，讀信號線同樣位於待測電路單元、測試設備和組合邏輯設備位於其上的晶片上。通過包括4根、8根或16根單根導線的測試數據線提供待測電路單元與測試設備之間的連接。
有利地，將待測電路單元、測試設備和組合邏輯設備設置在單一的晶片上。根據本發明的一個優選發展，用於順序輸出使用測試程序而獲得的測試結果的結果數據線包括單一的單根導線，利用結果數據線向組合邏輯設備提供從測試設備獲得的測試結果。
根據本發明的另一優選發展，結果存儲器單元是單比特存儲器形式的，結果存儲器單元是單一比特存儲器形式的，將順序獲得的測試結果存儲在組合邏輯設備中的結果存儲器單元中，作為單一比特信息項。
在附圖中示出了本發明的典型實施例，並在以下的描述中，對其進行了更為詳細的描述。
圖中圖1示出了根據本發明優選典型實施例的用於測試待測電路單元的電路結構；以及圖2示出了用於測試待測電路單元的傳統電路結構。
在附圖中，相同的參考數字表示相同的元件或步驟，或具有相同功能的元件或步驟。
具體實施例方式
圖1所示的電路結構包括三個基本模塊，即待測電路單元100、測試設備200和組合邏輯設備300。應當指出的是，將下述典型實施例中的待測電路單元100、測試設備200和組合邏輯設備300設置在單一的電路晶片上，並形成單一的電路單元。
也就是說，由測試設備200和組合邏輯設備300擴展待測電路單元100，並僅需要一個尋址和控制端子單元108，作為外部連接。
應當指出的是，儘管示出的是將待測電路單元100、測試設備200和組合邏輯設備300設置在單一的晶片上，也可以將待測電路單元100、測試設備200和組合邏輯設備300設計為分立的電路單元。
待測電路單元100包括至少一個存儲單元陣列101，可以利用所提供的測試數據105對其進行測試；至少一個尋址和控制單元102；以及數據單元103。數據單元103通過數據線與存儲單元陣列101相連。正如本領域的技術人員所知，通過尋址和控制單元102來控制存儲單元陣列101，即，提供了地址和命令或指令。通過地址和控制線106向待測電路單元提供這種尋址和控制數據107，或者通過尋址和控制線106與尋址和控制單元102交換尋址和控制數據107。
為此目的，整個電路結構，尤其是待測電路單元100包含尋址和控制端子單元108。通過此單一的尋址和控制端子單元108，進行與外部電路單元的所有數據通信。
測試數據線104將待測電路單元100中的數據單元103或至少一個存儲單元陣列101連接到測試設備200。測試設備200基本上具有用於產生通過測試數據線104提供給待測電路單元100的測試數據105的測試模式單元201。
按照這種方式，可以根據預定的測試模式，順序執行測試程序，所述測試程序涉及由待測電路單元100根據測試數據105而輸出的實際數據105a，通過測試數據線104，從待測電路單元100向測試設備200傳送實際數據105a，並將其與測試模式單元201中的預定標稱數據進行比較。於是，所提供的實際數據105a與標稱數據之間的比較確定待測電路單元是否無故障或存在故障。
由測試模式單元201將相應的測試結果203輸出到結果數據線202上。
根據本發明，現在，並不通過測試設備中分立的端子單元來輸出此測試結果203，正如傳統的電路結構的情況那樣，而是進一步在設置在晶片上的組合邏輯設備300中進行處理。所述結果數據線202用於向包含在組合邏輯設備300中的控制邏輯單元302提供測試結果203。所述控制邏輯單元302與同樣包含在組合邏輯設備330中的結果存儲器單元301相連。
此外，由待測電路單元100中的尋址和控制單元102通過讀信號線307向控制邏輯單元302提供讀信號308。有利地，讀信號線307位於電路結構的晶片上，這意味著測試設備中的外部端子單元是不必要的。執行組合邏輯設備300中的邏輯功能，從而如果將待測電路單元識別為無故障，則不改變總的結果。
如果在測試程序期間，待測電路單元被識別為存在故障，則將總的結果設置為「故障」，並不再改變，即使在提供了隨後的正確測試程序時，即，只有當輸出的實際數據105a在所有順序執行的測試程序中與預定的標稱數據相匹配時，由組合邏輯設備300輸出的結果數據306才表示待測電路單元100的正確操作。
通過輸出數據線305，向待測電路單元100中的尋址和控制單元102輸出存儲在結果存儲器單元301中的總體結果。按照這種方式，能夠通過使用所提供的尋址和控制單元102以及尋址和控制線106以及單一的尋址和控制端子單元108輸出測試結果或結果數據306，來跟蹤不同測試程序的性能。這實現了無需用於輸出結果數據的額外端子單元的優點。
為了開始對結果存儲器單元301的讀取，通過讀信號線307向控制邏輯單元302提供讀信號308。有利地，輸出數據線305和讀信號線307都位於整體的電路結構的晶片上，這意味著不需要用於連接外部電路單元的額外端子單元。根據本發明的一個優選典型實施例，結果存儲器單元301是單比特存儲器形式的。
因此，將結果存儲器單元301隻用於存儲當前的總結果。在再次讀取數據時，內部執行數據比較，並通過測試設備中的端子單元輸出通常所需的結果，將當前的測試結果與為單比特存儲器形式的結果存儲器單元301中的總結果進行邏輯組合。具體地，如下執行這種邏輯功能(i)待測電路單元正確操作下的測試程序結果將總結果保持設置為「正確操作」；以及(ii)待測電路單元未正確操作下的測試程序結果將總結果設置為「不正確操作」，並保持設置為「不正確操作」，即使在執行了進一步的測試程序時。
通過一系列的寫和讀命令，對待測電路單元進行測試，最終，惟一重要的是在讀取期間，是否所有結果數據均被標識為「正確」。如果曾經建立起「不正確操作」，則在任何情況下，總結果均為「故障」。
因此，讀取作為單比特存儲器的、用於存儲總結果的結果存儲器單元301就足夠了。當已經讀取了最後的測試過程時，利用測試模式，通過尋址和控制線106輸出由結果數據306所表示的總結果。
在這種情況下，控制邏輯單元302確保根據由讀信號308提供的每一個讀取命令，對結果存儲器單元301進行更新。此外，控制邏輯單元302具有通過尋址和控制線106提供要讀取的總結果的功能。
儘管以上參照優選典型實施例對本發明進行了描述，本發明並不局限於此，而可以按照更為寬廣的方式對其進行修改。
本發明也並不局限於所述的應用選項。
參考數字列表100待測電路單元101存儲單元陣列102尋址和控制單元103數據單元104測試數據線105測試數據105a 實際數據106尋址和控制線107尋址和控制數據108尋址和控制端子單元200測試設備201測試模式單元202結果數據線203測試結果204測試設備中的端子單元300組合邏輯設備301結果存儲器單元302控制邏輯單元305輸出數據線306結果數據307讀信號線308讀信號
權利要求
1.一種用於測試待測電路單元(100)的電路結構，所述待測電路單元(100)具有至少一個存儲單元陣列(101)和至少一個尋址和控制單元(102)，所述電路結構具有a)測試設備(200)，用於提供測試模式，其中a1)所述測試設備(200)具有測試模式單元(201)，用於產生通過測試數據線(104)提供給待測電路單元(101)的測試數據(105)，以及a2)順序執行測試程序，所述測試程序涉及由待測電路單元(100)根據與測試模式單元(201)中的預定標稱數據進行比較的測試數據(105)而輸出的實際數據(105a)；以及b)結果數據線(202)，用於順序地輸出利用基於比較的測試程序而獲得的測試結果(203)，其中，所述電路結構還具有c)組合邏輯設備(300)，用於對順序輸出的測試結果(203)進行邏輯組合以產生結果數據(306)，從而只有當在所有順序執行的測試程序中，輸出的實際數據(105a)與預定標稱數據相匹配時，所述結果數據(306)才表示待測電路單元(100)的正確操作，其中，d)通過待測電路單元(101)中的尋址和控制單元(102)輸出結果數據(306)。
2.根據權利要求1所述的電路結構，其特徵在於組合邏輯設備(300)具有結果存儲器單元(301)，用於存儲順序獲得的測試結果(203)。
3.根據權利要求2所述的電路結構，其特徵在於組合邏輯設備(300)具有控制邏輯單元(302)，用於更新結果存儲器單元(301)。
4.根據權利要求1所述的電路結構，其特徵在於組合邏輯設備(300)具有輸出數據線(305)，用於向尋址和控制單元(102)輸出結果數據(306)。
5.根據權利要求1或3所述的電路結構，其特徵在於組合邏輯設備(300)具有讀信號線(305)，用於向控制邏輯單元(302)提供讀信號(308)。
6.根據權利要求1所述的電路結構，其特徵在於測試數據線(104)包括4根、8根或16根單根導線。
7.根據權利要求1所述的電路結構，其特徵在於將待測電路單元(100)、測試設備(200)和組合邏輯設備(300)設置在單一的晶片上。
8.根據權利要求1所述的電路結構，其特徵在於用於順序輸出使用測試程序而獲得的測試結果(203)的結果數據線(202)包括單一的單根導線。
9.根據權利要求2所述的電路結構，其特徵在於結果存儲器單元(301)是單比特存儲器形式的。
10.一種用於測試待測電路單元(100)的方法，所述待測電路單元(100)具有至少一個存儲單元陣列(101)和至少一個尋址和控制單元(102)，所述方法具有以下步驟a)利用測試設備(200)來設置測試模式；b)在測試設備(200)中的測試模式單元(201)中產生測試數據(105)；c)通過測試數據線(104)，從測試設備(200)向待測電路單元(101)提供測試數據(105)；d)順序執行測試程序，所述測試程序涉及由待測電路單元(100)根據與測試模式單元(201)中的預定標稱數據進行比較的測試數據(105)而輸出的實際數據(105a)；以及e)通過結果數據線(202)，順序地輸出利用基於比較的測試程序而獲得的測試結果(203)，其中f)利用組合邏輯設備(300)，對順序輸出的測試結果(203)進行邏輯組合以產生結果數據(306)，從而，只有當在所有順序執行的測試程序中，輸出的實際數據(105a)與預定標稱數據相匹配時，所述結果數據(306)才表示待測電路單元(100)的正確操作，其中g)通過待測電路單元(101)中的尋址和控制單元(102)輸出結果數據(306)。
11.根據權利要求10所述的方法，其特徵在於將順序獲得的測試結果(203)存儲在組合邏輯設備(300)中的結果存儲器單元(301)中。
12.根據權利要求11所述的方法，其特徵在於利用組合邏輯設備(300)中的控制邏輯單元(302)，對結果存儲器單元(301)進行更新。
13.根據權利要求10所述的方法，其特徵在於通過組合邏輯設備(300)中的輸出數據線(305)，向尋址和控制單元(102)輸出結果數據(306)。
14.根據權利要求10或12所述的方法，其特徵在於通過組合邏輯設備(300)中的讀信號線(305)，向組合邏輯設備(300)中的控制邏輯單元(302)提供讀信號(308)。
15.根據權利要求11所述的方法，其特徵在於將順序獲得的測試結果(203)存儲在組合邏輯設備(300)中的結果存儲器單元(301)中，作為單比特信息項。
全文摘要
本發明提供了一種利用用於提供測試模式的測試設備(200)對待測電路單元(100)進行測試的電路結構，其中順序執行測試程序，所述測試程序涉及待測電路單元(100)根據與測試模式單元(201)中的預定標稱數據進行比較的提供測試數據(105)而輸出的實際數據(105a)，以及設置組合邏輯設備(300)，用於對順序輸出的測試結果(203)進行邏輯組合，從而，只有當在所有順序執行的測試程序中，輸出的實際數據(105a)與預定標稱數據相匹配時，結果數據才表示待測電路單元(100)的正確操作，通過待測電路單元(101)中的尋址和控制單元(102)輸出結果數據(306)。
文檔編號G01R31/319GK1577631SQ20041006334
公開日2005年2月9日 申請日期2004年7月8日 優先權日2003年7月11日
發明者歐文·塔爾曼 申請人:印芬龍科技股份有限公司