用於在形成通至導電部件的觸點時減少電介質過蝕刻的方法
2023-10-10 02:50:49 2
專利名稱：用於在形成通至導電部件的觸點時減少電介質過蝕刻的方法
技術領域：
本發明涉及一種用於在形成通至導電部件的觸點時減少電介質過蝕刻 的方法。所述方法利用不同介電材料之間的蝕刻選擇性。
背景技術：
在半導體裝置中，已知可蝕刻穿過介電材料以(例如)通路的方式電 接觸由所述介電材料覆蓋的導電部件(例如，線路)。在通過蝕刻形成空穴 且所述導電線路被暴露之後，用導電材料(例如，鎢)來填充所述空穴。
理想地，所述蝕刻應與埋入的導電部件對準。通常，蝕刻劑在所蝕刻 的介電材料與導電部件的材料之間具有選擇性，且因此蝕刻在到達導電部 件時將停止。如果所述蝕刻不對準，則所蝕刻區域中的某些部分便不會落 在導電部件上，相反，會超過導電部件繼續進入填充電介質，且在此不對 準區域中會發生過多的過蝕刻。這種過蝕刻可到達另一層階上的導電部件， 從而當填充通路時會導致不希望的短路。為避免由於不對準所引起的過多 過蝕刻，通常需加寬擬形成觸點的區域內的導電部件，從而形成較寬的區 域(有時稱之為著陸墊)。
然而，在密陣列中使用較寬的著陸墊可降低裝置的密度。因此，希望 能夠蝕刻穿過介電材料來形成通至埋入導電部件的觸點，而同時不降低密 度或冒過多過蝕刻的風險。
發明內容
本發明由如下權利要求書來限定，且不應將本章節中的任何內容視為 對權利要求的限定。大體而言，本發明涉及一種在形成通至導電部件的觸 點時可防止過多電介質過蝕刻的方法。
本發明第一個方面提供一種用於減少電介質過蝕刻的方法，所述方法 包括沉積導電或半導體材料層或堆疊；圖案化並蝕刻所述導電或半導體 材料層或堆疊以形成多個導電或半導體部件；直接將第一介電材料層沉積 在大體平坦的表面上；將第二介電材料沉積在所述導電或半導體部件上方， 其中所述第一介電層可位於所述導電或半導體部件的上方或下方；在第二 介電材料中蝕刻空穴，其中所述蝕刻在第一與第二介電材料之間具有選擇 性且所述蝕刻在第一材料上停止；及暴露所述導電或半導體部件的一部分。
本發明另一個方面提供一種用於減少電介質過蝕刻的方法，所述方法 包括形成第一介電材料層；在所述第一介電材料上方形成與其接觸的導 電或半導體部件；在所述導電或半導體部件上方沉積與其接觸的第二介電 材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在第一與第二介電 材料之間具有選擇性，且所述蝕刻停止在第一介電材料上；且暴露所述導 電或半導體部件的一部分。
一優選實施例提供一種用於減少電介質過蝕刻的方法，所述方法包括 沉積導電或半導體材料層或堆疊；圖案化並蝕刻所述導電或半導體材料層
或堆疊以形成導電或半導體部件；在所述導電或半導體部件上方及之間沉 積第一介電填充劑；實施平面化處理以共同暴露第一介電填充劑及導電或 半導體部件，從而形成大體平坦的表面；直接將電介質蝕刻停止層沉積在 所述平坦表面上；將第二介電材料沉積在所述電介質蝕刻停止層上；在所 述第二介電材料中蝕刻空穴，其中所述蝕刻在第二介電材料與電介質蝕刻 停止層之間具有選擇性，其中所述蝕刻停止在所述電介質蝕刻停止層上； 及蝕刻所述電介質蝕刻停止層的一部分以暴露所述導電或半導體部件的若 千部分。
本發明另一個方面提供一種用於減少電介質過蝕刻的方法，所述包括 在襯底上方沉積導電或半導體材料層或堆疊；圖案化並蝕刻所述導電或半 導體材料以形成多個由間隙所分離的導電或半導體部件；用第一介電填充 劑來填充所述間隙；直接將第二介電材料沉積於所述第一介電填充劑上； 將第三介電材料沉積於所述導電或半導體部件上方；在所述第三介電材料 中蝕刻空穴，其中所述蝕刻在第三介電材料與第二介電材料之間具有選擇 性且所述蝕刻停止在所述第二介電材料上；及暴露所述導電或半導體部件 的一部分。
本發明另一優選實施例提供一種用於在整體三維陣列中形成連接各裝 置層階的通路的方法，其包括在襯底上方形成第一裝置層階的第一導電 部件；形成與第一導電部件接觸的第一電介質蝕刻停止層；在所述第一導 電部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所 述蝕刻在第一介電材料與第二介電材料之間具有選擇性，其中所述蝕刻停
止在第一介電材料上；暴露所述第一導電部件的一部分；在所述空穴內形 成通路，所述通路通至其中一個第一導電部件的電連接；及在所述第一裝 置層階上整體地形成至少一個第二裝置層階。
本發明的另一個方面提供在整體三維陣列中形成連接各裝置層階的通 路的方法，所述方法包括在襯底上方的第一高度處形成第一導電部件； 形成與所述第一導電部件接觸的第一電介質蝕刻停止層；在所述第一導電 部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所述 蝕刻在第一介電材料與第二介電材料之間具有選擇性，其中所述蝕刻停止 在所述第一介電材料上；暴露所述第一導電部件的一部分；在所述空穴中 形成通路，所述通路形成通至其中一個導電部件的電連接；在所述第一高 度上方的第二高度處整體地形成第一裝置層階；及在所述第一裝置層階上 方整體地形成第二裝置層階。
本文所闡述的本發明每一方面及實施例既可單獨使用也可結合彼此使用。
現在，將參照附圖闡述這些優選的方面及實施例。
圖la-lc為剖視圖，其圖解說明在觸點蝕刻不對準時，不希望的電介 質過蝕刻是如何發生的。
圖2a是圖解說明通過使用加寬"著陸墊"來防止電介質過蝕刻的平面 圖。圖2b是這種著陸墊的剖視圖。
圖3a是使用介電間隔物來防止電介質過蝕刻的剖視圖。圖3b及3c是 圖解說明介電間隔物形成的剖視圖。
圖4a-4c是圖解說明根據本發明一優選實施例使用電介質蝕刻停止層 來減少電介質過蝕刻的剖視圖。圖4d是本發明一替代實施例的剖視圖。
圖5a-5c是圖解說明根據本發明另一優選實施例使用電介質蝕刻停止 層來減少電介質過蝕刻的剖視圖。
圖6a-6d是圖解說明在整體三維存儲器陣列中形成部分第一存儲器層 階的剖視圖，其中根據本發明方法使用電介質蝕刻停止層來減少電介質過 蝕刻。
圖7a及7b為剖視圖，其圖解說明可在整體三維存儲器陣列內的存儲 器單元中使用的二極體配置。
圖8是圖解說明形成於整體三維存儲器陣列中各導體之間的電連接的 剖視圖，其中使用本發明方法來防止過蝕刻。
圖9是圖解說明形成於整體三維存儲器陣列中各導體之間的電連接的
剖視圖，其中使用本發明另一實施例來防止過蝕刻。
具體實施例方式
在半導體裝置中，當導體被介電材料覆蓋時，常常需要形成通至所述 導體的電連接。翻到圖la，假設(例如)擬形成與金屬導體12電連接的 通路。在電介質10上形成金屬導體12，然後用電介質14來覆蓋。在較低 層階處形成導體8。 二氧化矽是經常使用的高質量電介質。在這個實例中， 假設電介質10及14 二者均為二氧化矽。
金屬導體12的寬度W可為部件尺寸-可形成於半導體裝置中的圖案化 部件或間隙的最小尺寸。所述部件尺寸受微影蝕刻及其他制約條件的限制。 通常，希望使半導體裝置中的密度最大化。
圖lb顯示蝕刻步驟的早先階段，.其中在電介質14內蝕刻空穴16。在 這個實例中，空穴16的寬度也是部件尺寸W。可看出，空穴16與導體12 有稍微不對準。
隨著蝕刻繼續進行，如圖lc中所示，蝕刻到達金屬導體12。所選的蝕 刻劑具有選擇性，以使蝕刻停止在金屬導體12處，而金屬導體12本身受 到最小或根本沒有受到蝕刻。然而，由於存在稍微的不對準，故部分蝕刻 沒有落在金屬導體12上，而蝕刻繼續進行從而形成深的過蝕刻20。所述 過蝕刻會到達導體8，且當填充空穴16以導電材料時會造成導體8與12 之間的短路。如果金屬導體12的高度非常小，則發生過多過蝕刻的危險就 可能特別地大。
最常見的避免深過蝕刻的方法是加寬金屬導體12在擬形成觸點處的 寬度。圖2a顯示金屬導體12的平面圖，其具有等於其長度的寬度W且在 擬形成觸點處具有較寬的著陸墊22。圖2b顯示圖lc的蝕刻；可看出，增 加著陸墊22的寬度可容許一些不對準而不會導致過蝕刻。
另一種改善觸點蝕刻期間不對準公差的方法是形成間隔物。例如，如 圖3a中顯示，形成具有多晶矽柵極26及介電間隔物28的電晶體。(S及D 表示電晶體的源極及漏極。)如圖3b中所示，可通過在多晶矽柵極26上 方沉積不同介電材料(例如，氮化矽)的薄層28來形成間隔物28。(在本 文討論中，將多晶矽(polycrystalline silicon)稱為多晶矽(poZ;yw'〃co"))。 繼而實施在垂直方向優先蝕刻而側向蝕刻非常少或沒有側向蝕刻的各向異 性蝕刻。在所述各向異性蝕刻之後，從水平表面移除氮化矽，從而僅留下 間隔物28，如圖3c中所示。返回到圖3a， 二氧化矽32覆蓋多晶矽柵極 26。如所示，當實施蝕刻以形成柵極26的觸點時，所述蝕刻可稍微地不對 準。雖然間隔物28有效地加寬了柵極，但還可使用高選擇性的蝕刻劑，從
而以高的速率來蝕刻氮氧化矽32而以非常低的速率來蝕刻氮化矽間隔物 28及多晶矽柵極26 二者。
然而，在緊密包裝的導電線路組中，在每一線路上包含著陸墊或介電 間隔物會增加所述線路所能形成的間距，從而降低密度。(間距是呈重複圖 案的同一部件的毗鄰部件之間的距離，例如，從一個線路的中心到下一個 線路中心的距離。)
例如，Herner等人於2002年12月19日提出申請(從那時便棄權)的 第10/326,470號美國專利申請案(下文稱為'470申請案)"An Improved Method for Making High Density Nonvolatile Memory"中的整體三維存儲器 陣列中所形成的便是這種緊密間距導電線路組，且所述申請案以引用方式 併入本文中。相關存儲器闡述於如下申請案中Herner於2004年9月19 日提出申請的第10/955,549號(下文稱之為'549申請案)美國專利申請案 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States"; Herner等人於2004年9月29日提出申請的第 10/954,577號(下文稱之為申請案'577)美國專利申請案"Junction Diode Comprising Varying Semiconductor Compositions"; 及Herner等人於2004 年12月17日提出申請的第11/015,824號美國專利申請案"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"; 所有申請案以 應用方式併入本文中。在這些其中必須在多個存儲器層階之間形成電連接 的存儲器中，製作通至緊密間距形成的導體觸點的問題尤其突出。
本發明方法可製作通至由電介質覆蓋的導電部件的電觸點而不需要著 陸墊、間隔物或任何其他需要降低密度的方法。
翻到圖4a，形成開始於介電材料40 (例如，氮化矽)上。在氮化矽40 上方沉積某些導電材料44。在這個實例中，導電材料44將闡述為鎢，但 是應理解，作為替代，也可使用其他導電材料(例如，金屬、金屬氮化物、 金屬矽化物、經摻雜的半導體等)。粘合層42 (例如，氮化鈦)可介於鎢 層44與氮化矽層40之間。然後，圖案化並蝕刻鎢層44及氮化鈦層42以 形成導電部件46，在這個實例中，所述導電部件是一組如剖視圖中顯示的 細間距線路。可能會發生某些少量的過蝕刻，從而在氮化矽層40中形成某 些凹陷(未顯示)。
下一步，翻到圖4b，在線路46的上方及之間沉積介電材料48 (優選 為二氧化矽)，從而填充線路間的間隙並覆蓋線路。開始進行形成空穴50 的蝕刻，其中將形成電觸點從而形成通至其中一個線路46A的電連接。可 看出，空穴50及線路46A有稍微的不對準。
圖4c顯示對空穴50的蝕刻完成時的結構。所使用的蝕刻劑在二氧化 矽48與鎢線路46A之間具有選擇性，且在二氧化矽48與氮化矽層40之
間也具有選擇性。因此，當蝕刻到達這些層的任一者時，蝕刻將停止。在
不對準的情況下，過蝕刻52的程度會受到限制。然而，過蝕刻52停止在 氮化矽層40內，且因此可保證不會到達下伏導電層而導致不希望的短路。
可能存在很多的變化型式，這些變化型式都歸屬於本發明範圍內。在 所給定的實例中，第一介電層40為氮化矽，而第二介電材料48為二氧化 矽。可將這些材料反過來，或者任一層可使用不同的介電材料，例如，尤 其氮氧化矽、碳化矽、未經摻雜的非晶矽或多晶矽。唯一的要求是所述兩 種介電材料之間存在某種程度的蝕刻選擇性。
在圖4a-4c中，氮化矽層40看上去相對較厚。如圖4d中所示，可用 形成於某一其他較厚電介質54 (例如，二氧化矽)上的較薄層來替代所述 厚層。層40優選地介於約200與約1200埃之間，最優選地介於約700與 約800埃之間。對於剛剛所述的實施例，優選地，電介質、蝕刻劑及蝕刻 條件經選擇以使電介質48 (在這個實例中為二氧化矽)與電介質40 (在這 個實例中為氮化矽)之間的蝕刻選擇性至少約為4:1。
圖4a-4c的實例闡述通過腐蝕方法來形成鎢線路46;在這種方法中， 沉積導電材料，對導電材料進行圖案化及蝕刻來形成線路。如果需要，作 為替代，可通過Damascene方法來形成線路46。
在剛剛所述的實施例中，是通過如下的方法來減少電介質過蝕刻，所 述方法包括形成第一介電材料層；在所述第一介電材料上方形成與其接 觸的導電或半導體部件；在所述導電或半導體部件上方沉積與其接觸的第 二介電材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在第一與第 二介電材料之間具有選擇性，且所述蝕刻停止在第一介電材料上；且暴露 所述導電或半導體部件的一部分。
這個實例的導電部件是緊密間距線路；顯然，作為替代，可形成任何 其他形狀。
圖5a-5c圖解說明一個替代實施例。製造過程開始於介電材料60 (其 優選地為二氧化矽)。在介電材料60上沉積導電材料或堆疊，例如，氮化 鈦層62及鎢層64 (顯然，可使用其他導電材料或堆疊)。然後，將鎢層64 及氮化鈦層62圖案化並蝕刻成導電圖案化部件66(在這個實例中為線路)。 此時所獲得的結構顯示於圖5a中。
接下來，如圖5b中所示，在線路上方及之間沉積介電填充材料68 (優 選地，為二氧化矽)，從而填充其間的間隙。接下來，通過(例如)化學機 械平坦化(CMP)來實施平坦化步驟，從而移除過度填充的二氧化矽68， 共同暴露線路66及二氧化矽68並形成大體平坦的表面70。此時所獲得的 結構顯示於圖5b中。
翻到圖5c，接下來，在大體平坦的表面70上沉積薄的電介質蝕刻停止層72 (優選地，氮化矽)。該層介於約100與約1000埃厚，優選地約為500 埃厚。最後，在氮化矽蝕刻停止層72上沉積介電材料74 (優選地，二氧 化矽)。實施蝕刻步驟以在二氧化矽74中蝕刻空穴76，以製作通至其中一 個線路66的鎢層64的觸點。如顯示，可存在某種程度的不對準。所述蝕 刻停止在氮化矽蝕刻停止層72上。如所示，實施第二蝕刻以蝕刻掉氮化矽 蝕刻停止層72，從而暴露線路66的頂部。在所述不對準區域中，所述氮 化矽蝕刻將停止在二氧化矽填充劑68上。對於剛剛所述的實施例，優選地， 電介質、蝕刻劑及蝕刻條件經選擇以使電介質74 (在這個實例中為二氧化 矽)與電介質72(在這個實例中為氮化矽)之間的蝕刻選擇性至少為約6:1。 在剛剛所述的實施例中，通過如下的方法來限制電介質的過蝕刻，所 述方法包括沉積導電或半導體材料層或堆疊；圖案化並蝕刻所述導電或 半導體材料層或堆疊以形成導電或半導體部件；在所述導電或半導體部件
上方及之間沉積第一介電填充劑；實施平面化處理以共同暴露第一介電填 充劑及導電或半導體部件，從而形成大體平坦的表面；直接將電介質蝕刻 停止層沉積在所述平坦表面上；將第二介電材料沉積在所述電介質蝕刻停 止層上；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在第二介電材料 與電介質蝕刻停止層之間具有選擇性，其中所述蝕刻停止在所述電介質蝕 刻停止層上；及蝕刻所述電介質蝕刻停止層的一部分以暴露所述導電或半 導體部件的若干部分。
在剛剛所述的例示性實施例中，所述導電部件由金屬製成。作為替代， 可使用任何導電材料，例如，經摻雜的半導體材料或導電矽化物或氮化物。 這些材料可單獨地或可以堆疊的形式來沉積。
因而，總而言之，所述的每一實施例都是一種用於接收電介質過蝕刻 的方法，所述方法包括沉積導電或半導體材料層或堆疊；圖案化並蝕刻 所述導電或半導體材料層或堆疊以形成多個導電或半導體部件；直接將第 一介電材料層沉積在大體平坦的表面上；將第二介電材料沉積在所述導電 或半導體部件上方，其中所述第一介電層可位於所述導電或半導體部件的 上方或下方；在第二介電材料中蝕刻空穴，其中所述蝕刻在第一與第二介 電材料之間具有選擇性且所述蝕刻停止在第一材料上；及暴露所述導電或 半導體部件的一部分。
下文將給出整體三維存儲器陣列的實例，所述整體三維存儲器陣列是 使用本發明的實施例形成以在形成通至鎢導體的電觸點期間防止過多的電 介質過蝕刻。為完整起見，這個實例將包括很多細節，其中包括材料、尺 寸、條件及處理步驟。所屬領域的技術人員應理解，可對許多這些細節進 行修改、增強或省略掉，但這些結果將歸屬於本發明範圍內。提供這個實 例僅旨在進行舉例說明。
擬闡述的整體三維存儲器陣列與'470申請案、'549申請案及'577申請 案中所述的那個整體三維存儲器陣列類似。為簡單起見及為避免本發明含 混不清，並非那些申請案中所提供的全部細節都包含在內。然而，應理解， 並不打算將'470申請案、'549申請案或'577申請案任一者中的任何教示排 除在外。
實例
將闡述單個存儲器層階的製造。可堆疊另外的存儲器層階，每一者均 以整體方式形成於其下方堆疊的上方。
翻到圖6a，所述存儲器的形成開始於襯底100。此襯底IOO可為此項 技術中已知的任何半導襯底，例如，單晶矽、IV-IV合金(例如，矽-鍺、 或矽-鍺-碳)、III-V合金、II-VII合金、這些襯底上的外延層、或任何其他 半導材料。所述襯底可包括製造於其中的集成電路。
在襯底100上方形成絕緣層102。絕緣層102可為氧化矽、氮化矽、 高介電膜、Si-C-O-H膜或任何其他適合的絕緣材料。在這個實例中，絕緣 層102為二氧化矽，且該層約為(例如)3000埃厚。
形成包括導體Rl的第一路由層，並使其覆蓋以額外的電介質102。還 將形成由導體R2組成的第二路由層。
然而，在形成導體R2之前，在絕緣層102上沉積電介質蝕刻停止層 98。電介質蝕刻停止層98優選地為氮化矽，然而作為替代也可使用其他介 電材料。電介質蝕刻停止層98的厚度介於約200埃與約1200埃之間，優 選厚度介於約700與約800埃之間。在電介質蝕刻停止層98上形成導體 R2。在蝕刻導體R2的步驟期間，可能會發生一些進入到氮化矽層98內的 過蝕刻。為簡單起見，所述過蝕刻並未顯示。在導體R2之間及其上方沉 積額外的絕緣材料102。圖6a顯示該結構在此時所呈現的樣子。
翻到圖6b，在絕緣層102上方形成第一導體200。可將粘合層104包 含在絕緣層102與導電層106之間以幫助導電層106粘合。粘合層104的 優選材料為氮化鉭、氮化鎢、鈦鎢、濺鍍鎢、氮化鈦或這些材料的組合。 如果上伏導電層106為鎢，則粘合層104優選使用氮化鈦。粘合層104的 厚度介於約20與約500埃之間，優選地約為200埃厚。(為節省空間，在 圖6b及隨後的圖式中略去襯底100，假定其存在)。
擬沉積的下一個層為導電層106。導電層106可包括任何此項技術中 已知的導電材料，其中包括鉭、鈦、鎢、銅、鈷或其合金。可使用氮化鈦。 導電層的厚度介於約200與約2000埃之間，優選地約為1500埃厚。
一旦所有形成導體軌道的層均己沉積，則使用任何適合的掩膜及蝕刻 工藝來圖案化及蝕刻所述層，以形成如圖6b中剖視圖所示的大體平行、大 體共面的導體200。於優選實施例中，沉積光阻劑，通過光微影術進行圖
案化並蝕刻所述層，且然後使用標準處理技術來移除所述光阻劑。
接下來，在導體軌道200上方及之間沉積介電材料108。介電材料108 可為任何已知的電絕緣材料，例如，二氧化矽。
最後，移除導體軌道200頂部上的多餘介電材料108，暴露由介電材 料108所分離的導體軌道200的頂部，並留下大體平坦的表面109。所獲 得的結構顯示於圖6b中。可通過此項技術中己知的任何工藝(例如，CMP 或回蝕)來實施移除所述過度填充的電介質以形成平坦表面109。在這個 階段，襯底100上方的第一高度處已形成了多個大體平行的第一導體。
接下來，翻到圖6c，將在所完成的導體軌道200上方形成垂直的半導 體柱。如果半導體材料106為鎢，則優選地，在平坦化導體軌道200之後， 沉積阻擋層110。該層可以任何傳統的方式來形成。其厚度可為(例如) 約20至約500埃。阻擋層110的厚度優選地約為200埃。
接下來，沉積將被圖案化成柱的半導體材料。所述半導體材料可為矽、 矽-鍺、矽-鍺-碳、鍺或其他適合的半導體或合金。矽在業內經常使用，因 此，為簡單起見，以下說明將所述半導體材料闡述成矽，但應了解，也可 用其他的材料來替代。
在優選實施例中，所述半導體柱面結式二極體，其包括第一導電類
型的底部重摻雜區域及第二導電類型的頂部重慘雜區域。位於頂部與底部
區域之間的中間區域為第一或第二導電類型的本徵或輕摻雜區域。圖7a的 二極體具有N+ (重摻雜n-型)矽的底部區域112、本徵區域114及P+頂 部區域116。圖7b的二極體被反了過來，具有P+矽的底部區域112、本徵 區域114及N+頂部區域116。所述中間區域為本徵，或非故意摻雜，然而 在某些實施例其可經輕微的摻雜。未摻雜區域絕對不會為完全地電中性， 且總是具有缺陷或汙染物而導致其表現出稍微的n-摻雜或p-摻雜。可將此 二極體視為p-i-n 二極體。
可使用所述併入申請案中所闡述的許多傳統方法來實現層112、 114及 116的沉積及摻雜。於優選實施例中，通過在矽沉積期間供給施主氣體、 藉助n-型摻雜物(例如，磷)的原位摻雜來形成重摻雜區域112。 一旦形 成所希望厚度的層112，便停止供給施主氣體，並以非摻雜的方式沉積其 餘所希望厚度(層114及116的厚度加上將在隨後CMP步驟中損失的犧牲 厚度)的矽。在該優選實施例中，重摻雜層116是通過隨後實施的離子植 入步驟來形成，且因此在此時還尚未形成且在圖6c中沒有顯示。
翻到圖6d，將對剛剛沉積的半導體層114及112進行圖案化及蝕刻以 形成半導體柱300以及阻擋層110。半導體柱300應具有與下方的半導體 200大約相同的間距及大約相同的寬度，以使每一半導體柱300形成在導 體200的頂部上。可容許存在一些不對準。可使用任何適合的掩膜及蝕刻
工藝來形成半導體柱300。
有利地，可使用Chen於2003年12月5日提出申請的第10/728436號 美國申請案"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"、或Chen於2004年1月1日提出申請的第 10/815312號美國申請案中所闡述的光微影技術來實施任何根據本發明的 用於形成存儲器陣列的光微影步驟。
在半導體柱300上方及之間沉積介電材料108，從而填充其間的間隙。 介電材料108可為任何已知的電絕緣材料，例如，二氧化矽。
接下來，移除柱300頂部上的介電材料，暴露由介電材料108所分離 的柱300頂部，並留下大體平坦的表面。所述過度填充的介電質的移除可 通過此項技術中巳知的工藝(例如，CMP或回蝕)來實施。此時，應對重 摻雜頂部區域116實施離子植入(在這個實例中是使用p-型摻雜物)以形 成P+區域。
如果需要，可在每一柱300上形成擬充當介電斷裂反熔絲的介電層 118。可通過氧化法(例如，通過熱或等離子氧化)來形成介電層118。作 為另一選擇，可沉積所述介電斷裂反熔絲。所述層可為氮化矽、氧化矽、 氮化矽或任何其他適合的介電材料。圖6d顯示此時的結構。
可用與下伏導體相同的方式來形成上伏導體。所述上伏導體將形成在 所述第一導體高度上方的某一高度處，且沿與其不同的方向(優選地，大 體與其垂直)延伸。每一存儲器單元均包括其中一個第一導體的一部分、 其中一個第一柱、其中一個介電斷裂反熔絲及其中一個第二導體的一部分。 所獲得的結構是由存儲器單元組成的底部或第一層階。如'470申請案及其 他併入的參考申請案中所述，可在所述第一層階的上方整體地形成另外的 存儲器層階，從而形成整體三維存儲器陣列。例如，可在上部導體上方形 成多個第二柱，且可在其上形成多個第三導體。 一個存儲器層階的上部導 體可用作上伏存儲器層階的下部導體，或可在其間形成中間層階的電介質。
圖8顯示所述陣列在兩個存儲器層階Ml及M2完成之後的剖視圖。第 一存儲器層階Ml包括底部導體200、柱300及頂部導體400。第二存儲器 層階M2包括導體500、柱600及底部導體700。於該所示的陣列中，存儲 器層階Ml及M2並沒有共用的導體。當然，實際上，每一存儲器層階將 包含比圖8中所示多很多的存儲器單元。
必須製作從存儲器層階M2到所述陣列下方的導體R2的電連接。為形 成此連接，可在所述中間電介質中蝕刻空穴。所述蝕刻擬停止在導體160 (其中一個R2導體)上。實施所述蝕刻，且在不對準的情況下，蝕刻將 會停止在形成於導體160正下方的電介質蝕刻停止層98上。因此，蝕刻無 法繼續進行，否則無意中會形成通至下伏層的非預定連接。
用導電材料來填充所述空穴。於一優選實施例中，在其中形成存儲器
層階M2的底部導體500的同一沉積步驟期間填充所述空穴，且因此其由 相同的材料形成。於是，底部導體500與通路150相連續。
翻到圖9，如需要，可在圖像化陣列內的其他點處使用本發明方法以 防止過蝕刻。如果擬形成從上方通至存儲器層階Ml的底部導體200或通 至存儲器層階M2的底部導體500的連接，則(例如)可在每一組導體的 正下方形成(例如)氮化矽的電介質蝕刻停止層98。如果電介質蝕刻停止 層98由不同於覆蓋這些導體200及500的介電材料的介電材料形成，則電 介質蝕刻停止層98可用於在實施電介質蝕刻以形成通至導體200及500 的觸點時限制電介質的過蝕刻。
圖8及9的通路150可使整體三維陣列中的各裝置層階相連接。所闡 述的是一種形成這種通路的方法，所述方法包括在襯底上方的第一裝置 層階中形成第一導電部件；形成與所述第一導電部件相接觸的第一電介質 蝕刻停止層；在所述第一導電部件上方沉積第二介電材料；在所述第二介 電材料中蝕刻空穴，其中所述蝕刻在所述第一介電材料與第二介電材料之 間具有選擇性，其中所述蝕刻停止在所述第一介電材料上；暴露所述第一 導電部件的一部分；在所述空穴內形成通路，所述通路可形成通至其中一 個導電部件的電連接；及在第一裝置層階上方整體形成至少一個第二裝置 層階。
除先前所併入的申請案之外，整體三維存儲器陣列還闡述於如下的專 利中Johnson等人的第6,034,882號美國專利"Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"; Lee等人於 2001年8月13日提出申請的第09/927,648號美國專利申請案"Monolithic Three Dimensional Array of Charge Storage Devices Containing a Planarized Surface"; Walker等人於2002年12月31日提出申請的第10/335,089號美 國專利申請案；Petti等人於2003年12月3日提出申請的第10/728,230號 美國專利中請案"Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide"; Petti於2004年9月29日提出 申請的第10/955,387號美國專利申請案"Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element"。如果適合，可使用本發明的 方法來形成任何此類存儲器。
整體三維存儲器陣列是一個其中在單個襯底(例如，晶圓)(其中沒有 任何介入襯底)上方形成有多個存儲器層階的存儲器陣列。將形成一個存 儲器層階的多個層直接沉積在或生長在現有的一個層階或多個層階的層上 方。相反，在Leedy的第5,915,167號美國專利"Three dimensional structure memory"中，堆疊存儲器是通過在單獨的襯底上形成存儲器層階並使所述存儲器層階彼此重疊地粘合而構造而成。在接合之前，可從所述存儲器層 階薄化或移除所述襯底，但由於所述存儲器層階起初是形成在單獨的襯底 上方，故這些存儲器並非真正的整體三維存儲器陣列。
形成於襯底上方的整體三維存儲器陣列至少包括第一存儲器層階， 其形成於所述襯底上方的第一高度處；及第二存儲器層階，其形成於不同 於第一高度的第二高度處。可在此類多層階陣列中的襯底上方形成三個、 四個、八個或更多個存儲器層階。
很多技術都可用來在整體三維存儲器中有利地布置存儲器層階與襯底 電路系統之間的電連接。這些技術其中 一 些闡述於如下的專利中
Scheuerlein等人的第6,856,572號美國專禾'J; Scheuerlein等人於2002年12 月31日提出申請的美國專利申請案10/335,078 "Programmable Memory array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same"; Scheuerlein等人於2003 年3月31日提出申請的第10/403752號美國申請案 "Three-Dimensional Memory Device Incorporating Segmented Bit Line Memory Array ，，； Scheuerlein等人於2003年3月31日提出申請的第10/403,844號美國申請 案"Word Line Arrangement Having Multi-layer Word Line Segments for Three-Dimensional Memory Array"; Cleeves等人於2003年12月5日提出 申請的美國專禾廿申i青案10/728,437" Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate ，，； 及Scheuerlein等人於 2003年12月5日提出申請的美國專利申請案10/728,451 "High Density Contact to Relaxed Geometry Layers，，。
上文已以整體三維存儲器陣列為背景對本發明進行了闡述。然而，所 屬技術領域的技術人員應清楚，本發明方法可有利地用於任何其中希望避 免電介質過蝕刻的背景中。顯然，這種方法的用途絕不局限於存儲器或三 維裝置。
上述詳細說明僅闡述了本發明可呈現諸多形式的其中一些。因此，本 詳細說明旨在作為例示性而非限定性說明。本發明的範疇欲僅由下文的權 利要求書(包括所有等價的權利要求)來界定。
權利要求
1、一種用於減少電介質過蝕刻的方法，所述方法包括沉積導電或半導體材料層或堆疊；圖案化並蝕刻所述導電或半導體材料層或堆疊以形成多個導電或半導體部件；在大體平坦的表面上直接沉積第一介電材料層；在所述導電或半導體部件上方沉積第二介電材料，其中所述第一介電層位於所述導電或半導體部件的上方或下方；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一與所述第二介電材料之間具有選擇性且所述蝕刻停止在所述第一材料上；及暴露所述導電或半導體部件的一部分。
2、 如權利要求1所述的方法，其中在所述沉積第一介電材料的步驟之 前，所述大體平坦的表面共同暴露第三介電材料及所述導電或半導體部件。
3、 如權利要求2所述的方法，其中所述形成大體平坦表面的步驟包括 通過CMP進行平坦化。
4、 如權利要求1所述的方法，其中將所述導電或半導體材料層或堆疊 沉積在所述第一介電層上方。
5、 如權利要求l所述的方法，其中所述導電或半導體部件包括金屬。
6、 如權利要求1所述的方法，其中所述導電或半導體部件包括半導體 材料。
7、 如權利要求1所述的方法，其中所述導電或半導體部件是整體三維 存儲器陣列的元件。
8、 一種用於減少電介質過蝕刻的方法，所述方法包括 形成第一介電材料層；在所述第一介電材料上方形成導電或半導體部件且所述導電或半導體 部件與所述第一介電材料相接觸；在所述導電或半導體部件上方沉積第二介電材料且所述第二介電材料 與所述導電或半導體部件相接觸；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一與第二介 電材料之間具有選擇性，且所述蝕刻停止在所述第一介電材料上；及暴露所述導電或半導體部件的一部分。
9、 如權利要求8所述的方法，其中所述第一介電材料為氮化矽、碳化 矽或氮氧化矽。
10、 如權利要求8所述的方法，其中所述第二介電材料為二氧化矽。
11、 如權利要求8所述的方法，其中所述形成導電或半導體部件的步 驟包括沉積導電或半導體材料層或堆疊；及圖案化並蝕刻所述導電或半導體材料層或堆疊以形成所述導電或半導 體部件。
12、 如權利要求8所述的方法，其中將所述導電或半導體部件形成在 單晶半導體襯底的上方。
13、 如權利要求8所述的方法，其中所述導電或半導體部件為整體三維存儲器陣列中的元件。
14、 一種用於減少電介質過蝕刻的方法，所述方法包括.-沉積導電或半導體材料層或堆疊；圖案化並蝕刻所述導電或半導體材料層或堆疊以形成導電或半導體部件；將第一介電填充劑沉積在所述導電或半導體部件上方及之間； 實施平坦化以共同暴露所述第一介電填充劑及所述導電或半導體部 件，從而形成大體平坦的表面；將介電蝕刻停止層直接沉積於所述平坦表面上； 將第二介電材料沉積在所述介電蝕刻停止層上；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第二介電材料 與所述介電蝕刻停止層之間具有選擇性，其中所述蝕刻停止在所述介電蝕 刻停止層上；及蝕刻所述介電蝕刻停止層的一部分以暴露所述導電或半導體部件的若 幹部分。
15、 如權利要求14所述的方法，其中所述介電蝕刻停止層包括氮化矽、 氮氧化矽或碳化矽。
16、 如權利要求14所述的方法，其中通過CMP實施所述平坦化步驟。
17、 如權利要求14所述的方法，其中所述導電或半導體部件是整體三 維存儲器陣列中的元件。
18、 如權利要求14所述的方法，其中所述導電或半導體部件是線路。
19、 如權利要求14所述的方法，其中所述導電或半導體部件包括金屬。
20、 如權利要求19所述的方法，其中所述金屬是鎢或鎢合金或化合物。
21、 一種用於減少電介質過蝕刻的方法，所述方法包括 在襯底上方沉積導電或半導體材料層或堆疊-,圖案化並蝕刻所述導電或半導體材料以形成多個通過間隙分離的導電 或半導體部件；用第一介電填充劑來填充所述間隙； 直接將第二介電材料沉積於所述第一介電填充劑上；將第三介電材料沉積於所述導電或半導體部件上方；在所述第三介電材料中蝕刻空穴，其中所述蝕刻在所述第三介電材料 與所述第二介電材料之間具有選擇性且所述蝕刻停止在所述第二介電材料 上；及暴露所述導電或半導體部件的一部分。
22、 如權利要求21所述的方法，其中所述第一介電填充劑及所述第二 介電材料為相同的介電材料。
23、 如權利要求21所述的方法，其中所述第一介電填充劑與所述第二 介電材料為不同的介電材料。
24、 如權利要求21所述的方法，其中所述第二介電材料為氮化矽、氮 氧化矽或碳化矽。
25、 如權利要求21所述的方法，其中所述導電或半導體部件為線路。
26、 如權利要求21所述的方法，其中在所述沉積所述第三介電材料的 步驟之前，所述第二介電材料與所述導電或半導體部件共同暴露在大體平 坦的表面內。
27、 如權利要求21所述的方法，其中將所述第二介電材料沉積在大體 平坦的表面上，所述大體平坦的表面共同暴露所述第一介電材料及所述導 電或半導體部件。
28、 如權利要求21所述的方法，其中所述導電或半導體部件包括金屬。
29、 如權利要求21所述的方法，其中所述導電或半導體部件包括半導 體材料。
30、 如權利要求21所述的方法，其中所述襯底包括單晶矽。
31、 如權利要求21所述的方法，其中所述導電或半導體部件為整體三 維存儲器陣列的元件。
32、 一種用於在整體三維陣列中形成連接各裝置層階的通路的方法， 所述方法包括在襯底上方的第一裝置層階中形成第一導電部件；形成與所述第一導電部件接觸的第一電介質蝕刻停止層；在所述第一導電部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一介電材料 與所述第二介電材料之間具有選擇性，其中所述蝕刻停止在所述第一介電 材料上；暴露所述第一導電部件的一部分；在所述空穴內形成所述通路，所述通路形成通至其中所述第一導電部 件中一者的電連接；及 在所述第一裝置層階上方整體地形成至少一個第二裝置層階。
33、 如權利要求32所述的方法，其中所述襯底包括單晶矽。
34、 如權利要求32所述的方法，其中所述第一導電部件包括金屬或沉 積的半導體材料層或堆疊。
35、 如權利要求34所述的方法，其中所述第一導電部件包括軌道形導體。
36、 如權利要求32所述的方法，其中所述第一裝置層階是由存儲器單 元組成的第一存儲器層階。
37、 如權利要求36所述的方法，其中所述第二裝置層階是由存儲器單 元組成的第二存儲器層階。
38、 一種用於在整體三維陣列中形成連接各裝置層階的通路的方法， 所述方法包括在襯底上方的第一高度處形成第一導電部件；形成與所述第一導電部件接觸的第一電介質蝕刻停止層；在所述第一導電部件上方沉積第二介電材料；在所述第二介電材料中蝕刻空穴，其中所述蝕刻在所述第一介電材料 與所述第二介電材料之間具有選擇性，其中所述蝕刻停止在所述第一介電材料上；暴露所述第一導電部件的一部分；在所述空穴中形成所述通路，所述通路形成通至所述第一導電部件中 一者的電連接；在所述第一高度上方的第二高度處整體地形成第一裝置層階；及 在所述第一裝置層階上方整體地形成第二裝置層階。
39、 如權利要求38所述的方法，其中所述襯底包括單晶矽。
40、 如權利要求38所述的方法，其中所述第一導電部件包括金屬或沉 積的半導體材料層或堆疊。
41、 如權利要求40所述的方法，其中所述第一導電部件包括軌道形導體。
42、 如權利要求38所述的方法，其中所述第一裝置層階是由存儲器單 元組成的第一存儲器層階。
43、 如權利要求42所述的方法，其中所述第二裝置層階是由存儲器單 元組成的第二存儲器層階。
全文摘要
在本發明的第一優選實施例中，將導電部件(44)形成在第一介電蝕刻停止層(40)上，且將第二介電材料(48)沉積在所述導電部件上方及之間。在所述第一與第二電介質之間具有選擇性的通至所述導電部件的通路蝕刻將停止在所述介電蝕刻停止層上，從而限制過蝕刻。在第二實施例中，以減去圖案及蝕刻工藝形成多個導電部件(64)，用介電填充劑(68)對其進行填充，且然後形成共同暴露導電部件及介電填充劑的表面。將介電蝕刻停止層(72)沉積在所述表面上，然後第三電介質(74)覆蓋所述電介質蝕刻停止層。當穿過所述第三電介質蝕刻觸點(76)時，所述選擇性蝕刻會停止在所述電介質蝕刻停止層上。第二蝕刻可形成通至所述導電部件的觸點。
文檔編號H01L21/768GK101189714SQ200680015585
公開日2008年5月28日 申請日期2006年3月21日 優先權日2005年3月25日
發明者克里斯多福·J·佩蒂 申請人:桑迪士克3D公司