具有作為反熔絲的二極體的一次可編程交叉點存儲器的製作方法

2023-10-29 20:56:52

專利名稱：具有作為反熔絲的二極體的一次可編程交叉點存儲器的製作方法
技術領域：
本發明涉及非易失性一次可編程存儲器單元。
背景技術：
現有技術的非易失性存儲器，例如Johnson等人題為"Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"的第6,034,882號美國專禾廿， 是基於將半導體結型二極體與介電反熔絲層配對的存儲器單元，所述二極體和介電反熔 絲層設置在導體之間。在形成存儲器單元時，介電反熔絲層(通常為二氧化矽層)充當 絕緣體，且當將讀取電壓施加於導體之間時，極小的電流在導體之間流動。然而，當將 充分大的電壓施加於導體之間時，介電反熔絲層經歷介電擊穿和破裂，且穿過介電反熔 絲層形成永久的導電路徑。在經編程的單元中，當將讀取電壓施加於導體之間時，與未 經編程的單元中相比顯著較高的電流流過，從而實現區分未經編程與經編程的單元。存 儲器狀態存儲在可能完整或破裂的介電反熔絲層的狀態下。
然而，基於介電反熔絲層的破裂的存儲器單元都存在一些缺點。如果介電反熔絲層
太薄，那麼洩漏電流可成為嚴重的問題。幹擾也可以成為問題每次讀取存儲器單元時， 介電反熔絲層受到一些應力，且可能最終擊穿並疏忽地經編程。通過使介電反熔絲層較 厚來避免這種情況，但較厚的介電反熔絲層需要較高的編程電壓來破裂。在電子裝置中，
例如在可攜式裝置中的較高電壓通常是不利的。如果介電反熔絲層是通過氧化形成的氧 化物層，那麼較厚的反熔絲層需要較高的溫度或較慢的製造時間，這在形成商業裝置中 都是不利的。
因此需要一種不依賴於介電反熔絲層的破裂的一次可編程存儲器單元。

發明內容
本發明由所附權利要求書界定，且本部分中的任何內容均不應視為對那些權利要求 的限制。 一般來說，本發明是針對包括二極體的非易失性存儲器單元、存儲在所述二極 管的狀態下的存儲器狀態。
本發明的第一方面提供一種非易失性存儲器單元，其包括第一導體；二極體，其 包括非晶或多晶半導體材料；以及第二導體，所述半導體二極體設置在所述第一導體與 所述第二導體之間，其中在施加編程電壓之前，所述二極體具有第一最大勢壘高度，且 在施加所述編程電壓之後，所述二極體具有第二最大勢壘高度，所述第二最大勢壘高度 至少是所述第一最大勢壘高度的1.5倍。
本發明的另一方面提供一種非易失性存儲器單元，其包括第一導體；第二導體； 以及多晶半導體結型二極體，其設置在所述第一與第二導體之間，其中所述存儲器單元 的數據狀態由反熔絲的狀態決定，且其中所述多晶半導體結型二極體是所述反熔絲。
本發明的又一方面提供一種用於形成和編程非易失性存儲器單元的方法，所述方法 包括形成第一導體；形成第二導體；沉積和摻雜半導體材料以形成半導體結型二極體， 所述半導體結型二極體設置在所述第一與第二導體之間；使所述半導體材料結晶，使得 所述半導體結型二極體為多晶的，其中在所述結晶步驟期間，所述半導體材料不和與所 述半導體材料具有小於12個百分比的晶格失配的模板材料接觸；以及通過將編程電壓施 加於所述第一與第二導體之間來對所述存儲器單元進行編程，其中在所述半導體結型二 極管與所述第一導體之間或在所述半導體結型二極體與所述第二導體之間沒有設置通過 施加兩倍以上的編程電壓來使其電阻改變的電阻切換元件。
本發明的優選實施例提供一種單片三維存儲器陣列，其包括a)襯底上方的第一存
儲器層級，所述第一存儲器層級包括i)第一多個大體上平行的導體；ii)所述第一導 體上方的第二多個大體上平行的導體；iii)第一多個半導體結型二極體，每個第一二極 管設置在所述第一導體之一與所述第二導體之一之間；以及iv)第一多個一次可編程存 儲器單元，每個第一存儲器單元適合於通過施加編程電壓來編程，每個存儲器單元包括
所述第一導體之一的一部分、所述第二導體之一的一部分以及所述第一二極體之一，其
中在編程之前，每個第一二極體具有第一最大勢壘高度，且在編程之後，每個第一二極 管具有第二最大勢壘高度，所述第二最大勢壘高度至少是所述第一最大勢壘高度的1.5 倍；以及b)單片形成於所述第一存儲器層級上方的第二存儲器層級。
本發明的另一優選實施例提供一種單片三維存儲器陣列，其包括a)第一存儲器層 級，其包括i)多個底部導體；ii)多個頂部導體；以及Hi)多個第一多晶半導體結型 二極體，每個二極體設置在所述底部導體之一與所述頂部導體之一之間；以及iv)包括 所述第一二極體之一的第一存儲器單元，其中所述第一存儲器單元的數據狀態由反熔絲 的狀態決定，且其中所述第一存儲器單元的所述二極體是所述反熔絲；以及b)單片形 成於所述第一存儲器層級上方的第二存儲器層級。
本發明的最後一方面提供一種非易失性存儲器單元，其包括第一導體；二極體， 其包括非晶或多晶半導體材料；以及第二導體，所述半導體二極體設置在所述第一導體 與所述第二導體之間，其中在施加編程電壓之前，所述二極體在大約0.5到大約2.5伏的 讀取電壓下具有第一整流比，且在施加所述編程電壓之後，所述二極體在所述讀取電壓 下具有第二整流比，所述第二整流比至少是所述第一整流比的10倍。
本文描述的本發明各方面和實施例中的每一者可單獨使用或彼此組合使用。 現將參看附圖描述優選方面和實施例。


圖1是根據本發明形成的存儲器單元的透視圖。
圖2是展示與圖1單元類似形成的未經編程和經編程的單元的I-V曲線的曲線圖。 圖3是展示根據本發明形成的經編程和未經編程的存儲器單元的在0到2.5伏偏壓 之間的勢壘高度的曲線圖。
圖4是展示在所施加讀取電壓下根據本發明的單元的未經編程和經編程電流的曲線圖。
圖5是根據本發明的存儲器層級的透視圖。
圖6a-6c是展示在根據本發明的存儲器層級的形成中各階段的橫截面圖。
圖7是以橫截面展示根據本發明的存儲器單元中矽中的晶體缺陷的暗場TEM圖像。
圖8a-8b是展示在具有第10/955,387號美國申請案描述的矽化物觸點的存儲器層級
的形成中各階段的橫截面圖。
圖9是以橫截面展示第10/955,387號美國申請案描述的存儲器單元中的相對無缺陷
的矽的暗場TEM圖像。
圖10是展示第10/955,387號美國申請案中描述的存儲器單元的在0到2.5伏偏壓之 間的勢壘高度的曲線圖。
圖11是展示在本發明存儲器層級中未經編程二極體的優先蝕刻的SEM圖像。
具體實施例方式
圖1中展示'549申請案中描述的存儲器單元的優選實施例。二極體30設置在底部導 體20與頂部導體40之間。二極體30與底部導體20和頂部導體40成電接觸，其間沒有 插入介電層。氮化鈦層8是導電勢壘層，用以防止鎢層6與二極體30的矽之間的反應。 氮化鈦層18用作粘附層且用作二極體30與鎢層22之間的勢壘層。在'549申請案的優選 實施例中，通過沉積和摻雜矽層堆疊並圖案化和蝕刻所述層堆疊以形成柱，來形成二極 管。層堆疊的區經摻雜(通過原位摻雜或通過離子植入)以形成p-i-n二極體；在優選實 施例中，底部區10為重摻雜n型矽，中間區12為本徵未摻雜矽，且頂部區14為重摻雜 p型矽。此二極體具有半導體結型二極體的形式；此術語指具有以下屬性的半導體裝置 在一個方向上比在另一方向上更容易傳導電流，具有兩個端電極，且由在一個電極處為 p型而在另一電極處為ii型的半導電材料製成。在形成頂部導體40之後，二極體30的 矽經退火(在單獨退火步驟中或在後續熱處理期間)以使其完全結晶。在'549申請案的 完成裝置的優選實施例中，二極體30為多晶的。
在形成時，二極體30具有與圖2曲線圖中標記為"編程之前"的曲線類似的I-V曲 線，從而當將典型讀取電壓(例如2伏)施加於底部導體20與頂部導體40之間時允許 極少的電流流動。已發現，將例如約8伏的編程電壓施加於底部導體20與頂部導體40 之間會永久改變二極體30。圖2中標記為"編程之後"的I-V曲線展示在編程之後二極 管的電流。在編程之後，電流隨著達到接通電壓而急劇增加，且在將2伏的讀取電壓施 加於底部導體20與頂部導體40之間時，經編程的二極體允許顯著較多的電流流動。所 施加讀取電壓下的電流流動的差異允許區分經編程單元與未經編程的單元，且因此允許 單元存儲存儲器狀態(例如，數據"0"或數據"l")。此單元不包含介電反熔絲層。
展現歐姆特性的材料以在兩個方向上相等的容易性進行導電，且電流隨著電壓線性 增加。二極體展現非歐姆特性其在一個方向上比在另一方向上更容易傳導電流，且在 電壓與電流之間具有非線性關係，如圖2所示。二極體有效性的一個指標是其在所施加 電壓範圍內的勢壘高度。
在理想二極體中，勢壘高度(簡單來說，對電流流動的勢壘)在很低的電壓(在大 約0與0.2伏之間)下較高，在接近接通電壓時突然下降，且在高於接通電壓很低的地
方。圖3展示圖1的二極體在以範圍在0到2.5伏範圍內的所施加偏壓下編程之前和之 後的勢壘高度。經編程二極體的最大勢壘高度(圖3中的曲線A)為0.218電子伏，是未 經編程的二極體的最大勢壘高度(曲線B)(其為0.144電子伏)的近似兩倍。
本發明的存儲器單元是非易失性存儲器單元，其包括第一導體；包括非晶或多晶 半導體材料的二極體；以及第二導體，所述半導體二極體設置在第一導體與第二導體之 間，其中在施加編程電壓之前，二極體具有第一最大勢壘高度，且在施加編程電壓之後， 二極體具有第二最大勢壘高度，第二最大勢壘高度至少是第一最大勢壘高度的1.5倍， 在一些實施例中是第一最大勢壘高度的1.7倍。
將讀取電壓選擇為遠高於接通電壓，對於矽來說，理論上處於1.1伏的偏壓。如圖3 所示，在用於讀取的電壓(例如2.0伏)下，經編程二極體的勢壘高度顯著小於未經編 程的二極體的勢壘高度。轉到圖4，其為概率繪圖，其展示經編程和未經編程的二極體 的分布的電流，2伏下未經編程的單元(曲線C)的中值電流為1.2 x 10—8安，而2伏下 經編程單元(曲線D)的中值電流為4.8x 10-5安，相差三個數量級以上。
如上所述，二極體允許電流在一個方向上比在相反方向上更容易地流動；二極體稱 為進行整流。當二極體在給定電壓(例如2伏)下正偏置時，與當二極體在相同電壓下 負偏置相比，較多電流將流過二極體。這些電流的比率是整流比，且另一指標是二極體 質量。本發明的二極體展示在編程之後整流比的較大增加。當使用電壓掃描測量根據本 發明形成的矽二極體時，與在2伏正偏壓下大約1.3xl0—s安的電流相比，在-2伏下通過 未經編程的二極體中的電流大約為8.1"0—13安，從而產生2伏下大約1.6"04的整流比。 在相同總數的二極體中，-2伏下通過經編程二極體的電流大約為2.0xlO"安，而2伏下 經編程單元的電流大約為1.8xl0—s安，從而在2伏下的整流比大約為9.2x106。在此實例 中，本發明的二極體在編程之後的整流比大約為其在編程之前的整流比的575倍。
當二極體為矽時，本發明的經編程二極體將具有的2伏下的整流比至少是未經編程 的二極體的2伏下的整流比的IOO倍。在較不優選的實施例中，在編程之後2伏下的整 流比將至少是編程之前2伏下的整流比的10倍。對於矽，已論述了2伏下的整流比。選 擇2伏是因為它是有利的讀取電壓。在正電壓下，二極體的I-V曲線具有特徵形狀其 初始非常低，在達到接通電壓時突然上升，接著在高於接通電壓處穩定。在本發明中2 伏是有利的讀取電壓，因為它在曲線的穩定部分中，高於接通電壓。更一般來說，本發 明的二極體展示在讀取電壓下整流比的較大增加，至少為10倍，在優選實施例中至少為 100倍。讀取電壓是曲線的穩定部分中高於二極體接通電壓的電壓。對於矽的讀取電壓 的範圍可在大約1.5伏與大約2.5伏之間。
對於鍺二極體，適當的讀取電壓將較低，在大約0.5伏與大約2.0伏之間，優選大約 為1.2伏。視矽和鍺的相對成分而定，由包括矽和鍺的合金形成的半導體二極體將具有 中間讀取電壓，且將在大約1.2伏與大約2.0伏之間。根據本發明形成的具有由鍺或包括 矽和鍺的半導體合金形成的二極體的存儲器單元在編程之前將具有第一整流比且在編程 之後將具有第二整流比，第二整流比至少是第一整流比的IO倍，且在優選實施例中至少 是第一整流比的100倍。
許多因素可影響二極體的質量，包含摻雜劑濃度、摻雜分布、摻雜劑活化以及結晶 性和結晶缺陷的程度。相信在本發明中，編程通過增加二極體的半導體材料結晶性的有 序度來改變二極體。
圖5展示根據本發明形成的示範性存儲器單元的存儲器層級，包含底部導體200、 柱300 (每個柱300均包括二極體)以及頂部導體400。將描述此存儲器層級的製造。在 先前併入的'470和'549申請案中提供關於製造此存儲器層級的更詳細信息。額外的信息 可査閱Herner等人2004年12月17日申請的標題為"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"的第11/015,824號美國專利申請案;Herner等人2005 年5月9曰申i青的牛示題為"High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"的第11/125,606號美國專利申請案；以及 Herner等人2004年9月29日申請的標題為"Junction Diode Comprising Varying Semiconductor Compositions"的第10/954,577號美國專利申請案(下文稱為'577申請案)， 以上所有申請案由本發明的受讓人所擁有，且以引用的方式併入本文中。為了避免混淆 本發明，此細節將不全部包含在此描述內容中，但不希望排除這些或其它併入的專利和 申請案的任何教示。
轉到圖6a，根據本發明形成的包括存儲器單元的存儲器層級的製造在合適的襯底100 (例如，單晶半導體晶片襯底)上開始。在存儲器層級的製造開始之前，可在襯底100中 形成例如讀出放大器和驅動器等電路。在襯底100上方形成絕緣層102。
沉積導電層104和106。層104是優選為氮化鈦的粘附層。層106是例如鎢等導電 材料。其它導電材料可能是優選的。層104和106經圖案化和蝕刻以形成大體上平行、 大體上共面的軌道形狀的底部導體200,這裡以延伸出頁面的橫截面來展示。
在導體200上和之間沉積介電材料108，從而填充其間的間隙。例如通過化學機械 拋光(CMP)的平坦化步驟暴露導體200的頂部並產生大體上平坦的表面。
轉到圖6b，接下來，沉積勢壘層110。(為了節省空間，從圖6b省略襯底100;在此 圖和後續圖中應假定其存在。)此層優選為大約200埃厚，且在導電層106與接著將沉積 的半導體材料之間提供化學勢壘。勢壘層IIO優選為氮化鈦，但可替代使用其它適當勢 壘材料，例如氮化鉭、鉭、鈦鎢、氮化鎢或鎢。
將形成的二極體將為垂直定向的p-i-n二極體，其具有在一端的重摻雜p型區、本徵 中間區(未有意摻雜)以及在另一端的重摻雜n型區。在此實例中，底部區將為重摻雜 n型，中間區將為本徵的，且頂部區將為重摻雜p型。在需要時可顛倒導電性類型。使 用常規的沉積技術時，本徵矽(無摻雜劑地沉積)具有缺陷，所述缺陷趨於使其表現為 好像其輕摻雜有n型摻雜劑。在需要時，可輕摻雜此區。
在勢壘層110上沉積半導體層堆疊。半導體材料可為矽、鍺、矽鍺合金，或包含矽 和/或鍺的任何半導體合金。在一些實施例中，例如在'577申請案中，層堆疊的不同部分 包括不同的半導體材料或合金。在此實例中，半導體材料為矽，且底部區112優選通過 原位摻雜而重摻雜有n型摻雜劑，例如磷或砷。接著沉積將構成二極體其餘部分(區114 和116)的矽。將形成區114和116的矽的厚度優選未摻雜地沉積。在沉積期間通過原位 摻雜可形成頂部重摻雜p型區116，但在優選實施例中將在稍後的植入步驟中摻雜。
矽區116 (尚未摻雜)、114和112以及勢壘層110經圖案化和蝕刻以形成柱300。 Chen的2003年12月5日申i青的題為"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"的第10/728436號美國專利申請案；或Chen的 2004年4月1日申請的題為"Photomask Features with Chromeless Nonprinting Phase Shifting Window"的第10/815312號美國專利申請案；以及Raghuram等人的2005年2 月17日申請的題為"Method for Patterning Submicron Pillars"的第11/061,952號美國專 利申請案(以上所有三個申請案由本發明的受讓人所有，且以引用的方式併入本文)中 描述的光刻技術可有利地用於執行在形成根據本發明的存儲器陣列中使用的任何光刻步 驟。
在柱300上和之間沉積介電材料108，從而填充其間的間隙。例如通過CMP等平坦 化步驟暴露柱300的頂部並形成大體上平面的表面。在此CMP步驟之後，優選通過p型 摻雜劑(例如，硼或BF2)的離子植入在柱300的頂部形成重摻雜p型區116。作為p-i-n 二極體的二極體118已形成。完成的二極體118的高度(矽厚度)可在大約800到大約 4000埃的範圍。(在平坦化步驟期間可能損耗一些矽厚度；應沉積額外的厚度以進行補 償。)本徵區114可為大約600到大約3500埃厚。圖6b中展示此時的結構。轉到圖6c，接著沉積粘附層120和導電層122。粘附層120優選為用於勢壘層110 的材料中的任一種，例如氮化鈦。導電層122可為任何適當的導電材料，例如鉤。層120 和122經圖案化和蝕刻以形成大體上平行的、大體上共面的頂部導體400。底部導體200 在第一方向上延伸；頂部導體400在與第一方向不同(優選與其垂直)的第二方向上延 伸。每個二極體118垂直設置在底部導體200之一與頂部導體400之一之間。
圖6c所示的已形成的是第一存儲器層級。層級間電介質可形成於此第一存儲器層級 上方並經平坦化，且可在所述的此經平坦化的介電錶面上製造第二存儲器層級。可在同 一襯底上單片形成同一類型的多個存儲器層級(每個層級製造在前一存儲器層級上)以 形成與'549和'470申請案中所述類似的單片三維存儲器陣列。將通過施加大約3與大約 15伏之間、優選大約6與大約10伏之間、優選大約7與大約9伏之間、例如大約8伏 的編程電壓來對每個存儲器單元進行編程。所選擇的編程電壓將取決於多種因素，包含 每個二極體的體積、初始缺陷密度、摻雜劑分布以及用於形成二極體的半導體材料。讀 取電壓也將從大約0.5與大約3伏變化，例如在大約1與大約2.5伏之間，例如大約為2 伏。
當構成二極體118的矽沉積時，其通常為非晶的，且在稍後的結晶步驟期間結晶。 圖7是根據本發明形成的未經編程的單元的暗場透射電子顯微鏡(TEM)圖像，其中標 出了氮化鈦層110、 二極體118、氮化鈦層120以及導電層122。圖7的視圖與圖6a的視 圖成90度。圖7展示所得的二極體是多晶的，且通常具有缺陷，包含顆粒邊界、位錯和 孿晶，其為清楚可見的。己知此種缺陷可阻礙電荷載流子的流動並減小摻雜劑活化，從 而使裝置性能降級。為此原因，常規的半導體裝置通常形成在單晶矽晶片表面中而不是 多晶矽中，且得到較高質量的裝置。在此論述中，多結晶矽將稱為多晶矽。
形成具有由經沉積並結晶的矽形成的垂直p-i-n二極體的存儲器單元的替代方法可査 閱Petti的2004年9月29日申請的題為"Fuse Memory Cell Comprising a Diode， the Diode Serving as the Fuse Element"的第10/955,387號美國申請案(下文稱為'387申請案)，所 述申請案由本發明的受讓人所有且以引用的方式併入本文中。在一個實施例中，如圖 6a-6c所述形成這些單元的存儲器層級，除了如圖8a所示在氮化鈦層120之前沉積薄鈦 層119。在退火步驟期間，其中鈦層119與柱300相接觸，鈦層119與重摻雜區116的矽 反應以形成圖8b中的矽化鈦觸點121。為了簡單起見，在圖Sb中，將矽化鈦觸點121 描繪為跨越每個二極體的連續層，但其可能實際上不採用此形式，且可能替代形成一個 或一個以上不連續的島狀物。
在圖9中在暗場TEM圖像中展示如圖8b形成的所得二極體。圖9的視圖與圖8b的 視圖成90度。矽化鈦觸點121沒有形成越過二極體118的連續層。圖9所示的單元與圖 7所示的單元相比缺陷和顆粒邊界都少得多。此二極體具有較高度有序程度的結晶性。 具有矽化鈦觸點的單元的勢壘高度在圖10中展示為處於從0到2.5伏的偏壓下。圖10 所示的勢壘高度曲線是針對在單元經受編程電壓之前所形成的矽化鈦觸點二極體。
回想具有其在圖3所示編程之前和之後的勢壘高度的圖7的二極體(本發明)是在 其頂端和底端用接觸氮化鈦層110和120的半導體材料(或指定勢壘材料中的其它材料) 形成，而具有其如圖10所示勢壘高度的圖9的二極體('387申請案)在其底端接觸氮化 鈦層IIO且在其頂端接觸矽化鈦觸點121。比較圖3與圖10，顯然所形成的矽化物觸點 二極體的勢壘高度極其類似於本發明的氮化鈦觸點二極體在編程(曲線A)之後的勢壘 高度。圖9的矽化物觸點二極體的最大勢壘高度為0.235，接近於經編程氮化鈦觸點二極 管的最大勢壘高度0.218。不同於氮化鈦觸點二極體，當圖9的矽化物觸點二極體暴露於 例如大約8伏的編程電壓時，勢壘高度以及隨所施加讀取電壓的電流流動沒有可觀地改 變。矽化物觸點二極體本質上是所形成的經編程的二極體。
相信具有高缺陷密度的氮化鈦觸點二極體與近似於無缺陷的矽化物觸點二極體之間
的差異是由於在構成二極體的矽的結晶期間存在矽化鈦。
如早先描述，形成圖7以及圖9的二極體的矽在沉積時通常是非晶的，且在頂部和 底部導體形成之後結晶。因此當圖7的矽結晶時，其與氮化鈦層110和120接觸且與通 常為二氧化矽的周圍介電填充物接觸。當圖9的矽結晶時，其與氮化鈦層IIO、周圍二氧 化矽以及頂部矽化鈦觸點121接觸。
氮化鈦和矽化鈦各具有特徵晶格結構。在將與二極體的矽接觸的表面處，氮化鈦的 最可能定向的晶格間距為2.510埃。與矽接觸的矽化鈦的晶格間距為3.319埃。矽在其主 要定向上的晶格間距為3.316埃。在界面處，氮化鈦和矽具有22.8個百分比的較大晶格 失配，而矽化鈦和矽的晶格的匹配接近程度高得多，其中晶格失配僅為1.7個百分比。(此 失配是針對C49相矽化鈦而不是C54相矽化鈦的晶格間距。C49到C54相轉變已顯示為 在具有小於250 nm的線寬度的特徵中難以實現。所述二極體是以甚至更小的尺寸形成的 隔離結構，因此期望二極體中的矽化鈦是C49相而不是C54相。)通過使鈦層119與矽 層116反應來形成圖8b中的矽化鈦觸點121。此矽化物反應在比非晶矽開始結晶的溫度 低的溫度下發生，因此矽化鈦觸點121在矽的顯著結晶開始之前就存在。
相信C49矽化鈦觸點121為二極體118的矽在其結晶時提供良好的結晶模板，從而
導致圖8b的二極體中的低缺陷密度，如同圖9的TEM圖像中明顯可見。相比之下，在 本發明的二極體中(圖6c和圖7中)，不存在矽化鈦晶格，僅有氮化鈦。氮化鈦(對於 期望的定向)與矽之間的高晶格失配對矽晶格在其形成時施加了嚴重的應變。對於非常 薄的矽層，高應變可以容許。然而，矽層112、 114和116的組合厚度在大約800到超過 4000埃之間，太厚而不能維持此應變，且產生缺陷，例如圖7的TEM圖像中那些明顯 的缺陷。
因此在本發明中，二極體形成為具有某一缺陷密度，此密度在二極體的初始未經編 程的狀態下引起二極體具有弱導電性和低整流比，且允許在施加讀取電壓時的較小電流 流動。編程脈衝的施加改進了導電性，從而永久改進了二極體的整流比，使得當施加相 同的讀取電壓時，大得多的電流流動。二極體在編程之後仍保持為二極體，從而展現出 非歐姆導電。當施加讀取電壓時，經編程的電流優選比未經編程的電流大至少一個數量 級，最優選大至少兩個或三個數量級。以此方式，二極體可存儲存儲器狀態，且可表現 為非易失性一次可編程存儲器單元。根據本發明的二極體也可由矽鍺合金、鍺以及包括 鍺和/或矽的其它半導體合金形成。
為了存儲存儲器狀態並有效地充當存儲器單元，則二極體優選形成為具有某一有利 的缺陷密度。在給定的實例中，通過使與鄰近氮化鈦觸點明顯提供的結晶模板接觸的矽 結晶，且更具體來說，使不與具有非常小晶格失配的模板材料(例如C49相矽化鈦)接 觸的矽結晶，來實現缺陷密度。更一般地，為了形成帶有具有優選缺陷密度的二極體的 存儲器單元，其應由在結晶期間不與模板材料接觸的半導體材料形成，所述模板材料與 所述半導體材料具有小於大約3或4個百分比的晶格失配。優選地，所述半導體材料在 結晶時不和與半導體材料具有小於大約12個百分比的晶格失配的模板材料接觸。
如果半導體材料是矽，那麼其應結晶而不與例如矽化鈦、矽化鈷或單矽化鎳(NiSi) 的材料接觸，所述材料可以與矽具有非常小的晶格失配。與矽具有有利失配的許多材料 是已知的；其中對於頂部和底部觸點的優選材料是氮化鈦、氮化鉭、鉭、鈦鎢、氮化鎢 或鉤。這些材料不僅提供必要的大晶格失配，而且還與裝置兼容，因為其與矽熱兼容且 可充當相對有效的勢壘材料。這些材料還提供充分的晶格失配以便用於鍺、矽鍺合金或 包含矽和/或鍺的大多數半導體合金。
例如在Malhotra等人的"Fundamentals of Memory Switching in Vertical Polycrystalline Silicon Structures" ， IEEE Transactions on Electron Devices, ED-32 (11)， 2441 (1985)中描述 了通過使多晶矽經受編程電壓來改變其電阻率的現象。在一項研究中，大的特徵(例如1微米的寬度)由具有相對高電阻率的多晶矽形成，其隨後暴露於高電壓脈衝。在施加 電壓脈衝之後，形成穿過多晶矽的低電阻率細絲。
在本發明中，在優選實施例中，例如圖7和圖9的那些存儲器單元的存儲器單元中 的二極體的直徑非常小，在大約45nm到大約150nm之間。Malhotra等人觀察到的低電 阻率細絲在直徑上比本發明的二極體大體上更大。預期由於本發明二極體的小直徑，所 以不會形成細絲，且二極體的整個體積經歷高電阻率到低電阻率的改變。
在多晶矽電阻器中已觀察到多晶矽中的電阻率改變。然而在類似於本發明存儲器的 存儲器中，極為有利的是在導體之間形成二極體而不是電阻器。在一個位線或字線上有 許多單元的大存儲器陣列中，當將電壓施加在特定單元上時，相鄰單元也可能暴露於相 同電壓，從而可能導致這些單元的無意中編程。未選擇的單元上的洩漏電流也是個問題， 其增加了功率消耗。二極體的非歐姆導電特性實現了單元與共享其導體之一的單元的較 佳電隔離，且因此實現了具有較低功率消耗的更穩健的存儲器陣列。
構成本發明二極體的半導體材料的轉換可能是熱現象。當將編程電壓施加於典型的 未經編程的二極體時，電阻初始相對較高，接著在大約若干納秒中非常快地下降，且接 著保持較低。很可能在此簡短的編程時間期間，半導體材料的某個部分熔化。熔化的半 導體材料高度導電且存在非常小的電阻。半導體材料的溫度下降且半導體材料快速冷卻。
為了用作半導體結型二極體，二極體的不同區必須摻雜有相反導電性類型的摻雜劑， 例如圖6c二極體的n型區112和p型區116。可能預期，當二極體118的矽熔化時，這 些摻雜區中的摻雜劑將擴散，且維持二極體所必需的摻雜劑分布將損耗。
然而在本發明中，初始缺陷密度、摻雜劑分布、半導體體積、編程電壓、編程時間 以及其它因數組合以形成有利且新穎的存儲器單元，其中二極體在編程之後保留良好的 非歐姆特性，且保持為高質量二極體。
如所述，形成為具有高缺陷密度的氮化鈦觸點二極體在編程之前和之後表現極為不 同。然而在TEM圖像中，編程之後清楚的結構改變並不明顯。經編程的氮化鈦觸點二極 管保持為多晶(並非單晶)，且不像圖9中的矽化物觸點二極體那樣表現為近似無缺陷。
為了研究本發明的可編程二極體中物理變化的程度，單元陣列形成為類似於圖6c所 示的氮化鈦觸點單元的存儲器層級。以棋盤圖案對存儲器中的單元進行編程。通過CMP 移除頂部導體，且暴露二極體和介入的電介質。已知Secco溶液蝕刻具有缺陷的矽比蝕 刻沒有缺陷的矽更快。暴露的二極體暴露於Secco溶液達兩秒。參看圖11的掃描電子顯 微鏡(SEM)圖像，未經編程的單元完全蝕刻掉，而經編程的單元保留。那麼顯而易見，
二極體的多晶矽的物理結構通過編程而改變。
如早先所述，經編程的氮化鈦觸點二極體具有與所形成的矽化物觸點二極體的勢壘 高度分布極為相似的勢壘高度分布，所述矽化物觸點二極體具有低缺陷密度和較高度有 序的結晶結構。在編程之後，二極體變得較能抵抗Secco溶液(更喜歡有缺陷的矽的蝕 刻劑)。因此相信二極體的多晶半導體材料的結晶結構在編程之後變得更高度有序。這些 結晶性改變儘管在TEM圖像中明顯太過細微或太過局部化而不明顯，但仍引起二極體性 能的較大差異。
反熔絲是電路中的這樣一種元件，其初始阻礙電流流動，當經受高電壓時，其永久 改變其特性，從而允許電流流動；這與烙絲的操作相反。Johnson等人的裝置包含串聯的 二極體與介電反熔絲層。Johnson等人的二極體通常與矽化鈦接觸而結晶，且因此在形成 時具有低電阻，因此裝置依賴於介電反熔絲層的電介質破裂。
在Johnson等人的單元與本發明的單元兩者中，存儲器單元的數據狀態由反熔絲的 狀態決定。在Johnson等人的單元中，反熔絲是介電反熔絲層，通常為與二極體串聯的 二氧化矽層。相比之下在本發明中，多晶半導體結型二極體本身為反熔絲。
為了改進均勻性，在本發明一些實施例中可能優選包含薄介電層，例如設置在二極 管與頂部或底部導體之間的二氧化矽或某種其它適當的介電材料。然而在此單元中，單 元的存儲器狀態由多晶半導體材料的經編程或未經編程的狀態決定。
可能當將編程電壓施加於頂部與底部導體之間時，設置在本發明二極體與頂部或底 部導體之間的例如勢壘層等其它元件可能經歷電阻率的某種偶然改變。然而在本發明的 優選方面中，其為二極體的主導材料的電阻率改變。在這些優選方面中，通過以下步驟 形成存儲器單元形成第一導體；形成第二導體；沉積和摻雜半導體材料以形成半導體 結型二極體，所述半導體結型二極體設置在第一與第二導體之間；使半導體材料結晶， 使得半導體結型二極體為多晶的，其中在結晶步驟期間，半導體材料不和與所述半導體 材料具有小於12個百分比的晶格失配的模板材料接觸；以及通過將編程電壓施加於第一 與第二導體之間對存儲器單元進行編程，其中在半導體結型二極體與第一導體之間或在 半導體結型二極體與第二導體之間沒有設置通過施加兩倍以上的編程電壓來使其電阻改 變的電阻切換元件。
在優選實施例中，本發明的存儲器單元不包括額外的電阻改變元件，例如介電反熔 絲層或硫屬化物材料。
單片三維存儲器陣列是這樣一種陣列，其中多個存儲器層級形成於例如晶片的單個
襯底上，沒有任何介入的襯底。形成一個存儲器層級的層直接沉積或生長在現有層級的 層上。相比之下，通過在單獨襯底上形成存儲器層級並將存儲器層級上下粘附來構造堆 疊的存儲器，如Leedy的題為"Three dimensional structure memory"的第5,915,167號美 國專利所述。襯底可在接合之前減薄或從存儲器層級移除，但因為存儲器層級初始形成 於單獨的襯底上，因此此類存儲器並不是真正的單片三維存儲器陣列。
形成於襯底上的單片三維存儲器陣列至少包括在襯底上方以第一高度形成的第一存 儲器層級和以與第一高度不同的第二高度形成的第二存儲器層級。在此多層級陣列中在 襯底上方可形成三個、四個、八個或甚至任意數目的存儲器層級。
在優選實施例中，本發明的單片三維存儲器陣列包括a)襯底上方的第一存儲器層級， 所述第一存儲器層級包括i)第一多個大體上平行的導體；ii)所述第一導體上方的第 二多個大體上平行的導體；iii)第一多個半導體結型二極體，每個第一二極體設置在第 一導體之一與第二導體之一之間；以及iv)第一多個一次可編程存儲器單元，每個第一 存儲器單元適合於通過施加編程電壓來編程，每個存儲器單元包括第一導體之一的一部 分、第二導體之一的一部分以及第一二極體之一，其中在編程之前，每個第一二極體具 有第一最大勢壘高度，且在編程之後，每個第一二極體具有第二最大勢壘高度，第二最 大勢壘高度至少是第一最大勢壘高度的1.5倍；以及b)單片形成於第一存儲器層級上方 的第二存儲器層級。
本文已描述詳細的製造方法，但在結果屬於本發明範圍內時可使用形成相同結構的 任何其它方法。
前述詳細描述僅描述了本發明可採用的許多形式中的幾種。出於此原因，希望藉助 於說明而不是限制的方式來做出此詳細描述。希望僅僅所附權利要求書(包含所有等效 物)界定本發明的範圍。
權利要求
1. 一種非易失性存儲器單元，其包括第一導體；二極體，其包括非晶或多晶半導體材料；以及第二導體，所述半導體二極體設置在所述第一導體與所述第二導體之間，其中在施加編程電壓之前，所述二極體具有第一最大勢壘高度，且在施加所述編程電壓之後，所述二極體具有第二最大勢壘高度，所述第二最大勢壘高度至少是所述第一最大勢壘高度的1.5倍。
2. 根據權利要求l所述的非易失性存儲器單元，其中所述半導體材料為矽、鍺或矽鍺 合金。
3. 根據權利要求1所述的非易失性存儲器單元，其中所述二極體是垂直定向的p-i-n 二極體。
4. 根據權利要求3所述的非易失性存儲器單元，其中所述第二導體在所述第一導體上 方，所述第一導體在第一方向上延伸，所述第二導體在與所述第一方向不同的第二 方向上延伸，所述二極體垂直設置在所述第一與第二導體之間。
5. 根據權利要求1所述的非易失性存儲器單元，其中所述編程電壓在大約3與大約15 伏之間。
6. 根據權利要求5所述的非易失性存儲器單元，其中所述編程電壓在大約6與大約9 伏之間。
7. 根據權利要求1新述的非易失性存儲器單元，其中所述存儲器單元駐存在存儲器陣 列中。
8. 根據權利要求7所述的非易失性存儲器單元，其中所述存儲器陣列是單片三維存儲 器陣列。
9. 一種非易失性存儲器單元，其包括第一導體； 第二導體；以及多晶半導體結型二極體，其設置在所述第一與第二導體之間， 其中所述存儲器單元的數據狀態由反熔絲的狀態決定，且 其中所述多晶半導體結型二極體是所述反熔絲。
10. 根據權利要求9所述的非易失性存儲器單元，其中所述多晶半導體結型二極體是垂直定向的p-i-n二極體。
11. 根據權利要求9所述的非易失性存儲器單元，其中所述半導體結型二極體包括矽、 鍺或矽鍺合金。
12. 根據權利要求9所述的非易失性存儲器單元，其中所述第二導體在所述第一導體上 方，所述二極體垂直設置在所述第一與第二導體之間。
13. 根據權利要求9所述的非易失性存儲器單元，其中通過將編程電壓施加於所述第一 導體與所述第二導體之間來對所述存儲器單元進行編程。
14. 根據權利要求13所述的非易失性存儲器單元，其中，在編程之前， 一旦施加讀取電壓，第一電流就在所述第一導體與所述第二導體之 間流動，且，在編程之後， 一旦施加所述讀取電壓，第二電流就在所述第一導體與所述第二導 體之間流動，所述第二電流比所述第一電流大至少一個數量級。
15. 根據權利要求14所述的非易失性存儲器單元，其中所述編程電壓在大約3與大約 15伏之間。
16. 根據權利要求15所述的非易失性存儲器單元，其中所述編程電壓在大約6與大約 IO伏之間。
17. 根據權利要求14所述的非易失性存儲器單元，其中所述讀取電壓在大約0.5與大約 3伏之間。
18. 根據權利要求17所述的非易失性存儲器單元，其中所述讀取電壓在大約1與大約 2.5伏之間。
19. 根據權利要求9所述的非易失性存儲器單元，其中所述存儲器單元駐存在存儲器陣 列中。
20. 根據權利要求19所述的非易失性存儲器單元，其中所述存儲器陣列是單片三維存 儲器陣列。
21. —種用於形成和編程非易失性存儲器單元的方法，所述方法包括形成第一導體； 形成第二導體；沉積和摻雜半導體材料以形成半導體結型二極體，所述半導體結型二極體設置在 所述第一與第二導體之間；使所述半導體材料結晶，以使得所述半導體結型二極體為多晶的， 其中在所述結晶步驟期間，所述半導體材料不和具有與所述半導體材料小於12個百分比的晶格失配的模板材料接觸；以及通過將編程電壓施加於所述第一與第二導體之間來對所述存儲器單元進行編程， 其中在所述半導體結型二極體與所述第一導體之間或在所述半導體結型二極體與所述第二導體之間沒有設置通過施加兩倍以上的所述編程電壓來使其電阻改變的電阻切換元件。
22. 根據權利要求21所述的方法，其中所述半導體材料是矽、鍺或矽鍺合金。
23. 根據權利要求21所述的方法，其中所述存儲器單元不包括介電反熔絲層。
24. 根據權利要求21所述的方法，其中所述存儲器單元不包括硫屬化物材料。
25. 根據權利要求21所述的方法，其中在所述結晶步驟期間，所述半導體材料不和具 有與所述半導體材料小於4個百分比的晶格失配的模板材料接觸。
26. 根據權利要求21所述的方法，其中在所述結晶步驟期間，所述半導體材料不與氮 化鈦、氮化鉤、氮化鉅、鉭、鎢或鈦鎢接觸。
27. 根據權利要求21所述的方法，其中在所述結晶步驟期間，所述半導體材料不與矽 化鈦、矽化鈷或單矽化鎳接觸。
28. 根據權利要求21所述的方法，其中在所述編程步驟之前，所述二極體具有第一最 大勢壘高度，且在所述編程步驟之後，所述二極體具有第二最大勢壘高度，所述第 二最大勢壘高度至少是所述第一最大勢壘高度的1.5倍。
29. —種單片三維存儲器陣列，其包括-a)在襯底上方的第一存儲器層級，所述第一存儲器層級包括i) 第一多個大體上平行的導體；ii) 所述第一導體上方的第二多個大體上平行的導體；iii) 第一多個半導體結型二極體，每個第一二極體設置在所述第一導體之一與 所述第二導體之一之間；以及iv) 第一多個一次可編程存儲器單元，每個第一存儲器單元適合於通過施加編 程電壓來編程，每個存儲器單元包括所述第一導體之一的一部分、所述第二導體 之一的一部分以及所述第一二極體之一，其中在編程之前，每個第一二極體具有 第一最大勢壘高度，且在編程之後，每個第一二極體具有第二最大勢壘高度，所 述第二最大勢壘高度至少是所述第一最大勢壘高度的1.5倍；以及b)單片形成於所述第一存儲器層級上方的第二存儲器層級。
30. 根據權利要求29所述的單片三維存儲器陣列，其中所述襯底包括單晶半導體材料。
31. 根據權利要求29所述的單片三維存儲器陣列，其中所述第一二極體包括矽、鍺或 矽鍺合金。
32. 根據權利要求29所述的單片三維存儲器陣列，其中所述編程電壓在大約3與大約 15伏之間。
33. 根據權利要求32所述的單片三維存儲器陣列，其中所述編程電壓在大約6與大約 IO伏之間。
34. 根據權利要求29所述的單片三維存儲器陣列，其中所述第一二極體是垂直定向的 p-i-n二極體。
35. 根據權利要求29所述的單片三維存儲器陣列，其中所述第二存儲器層級包括第二 多個半導體結型二極體。
36. —種單片三維存儲器陣列，其包括a) 第一存儲器層級，其包括i) 多個底部導體；ii) 多個頂部導體；以及iii) 多個第一多晶半導體結型二極體，每個二極體設置在所述底部導體之一與 所述頂部導體之一之間；以及W)包括所述第一二極體之一的第一存儲器單元，其中所述第一存儲器單元的 數據狀態由反熔絲的狀態決定，且其中所述第一存儲器單元的所述二極體是所述 反熔絲；以及b) 單片形成於所述第一存儲器層級上方的第二存儲器層級。
37. 根據權利要求36所述的單片三維存儲器陣列，其中所述半導體結型二極體包括矽、 鍺或矽鍺合金。
38. 根據權利要求36所述的單片三維存儲器陣列，其中所述底部導體是大體上平行且 大體上共面的，並在第一方向上延伸。
39. 根據權利要求38所述的單片三維存儲器陣列，其中所述頂部導體是大體上平行且 大體上共面的，並在與所述第一方向不同的第二方向上延伸。
40. 根據權利要求39所述的單片三維存儲器陣列，其中所述二極體是垂直定向的p-i-n 二極體。
41. 根據權利要求36所述的單片三維存儲器陣列，其中所述第一存儲器單元進一步包 括所述底部導體之一的一部分和所述頂部導體之一的一部分，且所述第一存儲器單 元是通過將編程電壓施加於所述第一存儲器單元的所述頂部導體與所述底部導體 之間來編程的。
42. 根據權利要求41所述的單片三維存儲器陣列，其中，在編程之前， 一旦施加讀取電壓，第一電流就在所述第一存儲器單元的所述頂部 導體與所述底部導體之間流動，且，在編程之後， 一旦施加所述讀取電壓，第二電流就在所述第一存儲器單元的所述 頂部導體與所述底部導體之間流動，所述第二電流比所述第一電流大至少一個數量級。
43. 根據權利要求42所述的單片三維存儲器陣列，其中所述編程電壓在大約3與大約 15伏之間。
44. 根據權利要求43所述的單片三維存儲器陣列，其中所述編程電壓在大約6與大約 IO伏之間。
45. 根據權利要求42所述的單片三維存儲器陣列，其中所述讀取電壓在大約0.5與大約 3伏之間。
46. 根據權利要求45所述的單片三維存儲器陣列，其中所述讀取電壓在大約1與大約 2.5伏之間。
47. —種非易失性存儲器單元，其包括第一導體；二極體，其包括非晶或多晶半導體材料；以及第二導體，所述半導體二極體設置在所述第一導體與所述第二導體之間，其中 在施加編程電壓之前，所述二極體在大約0.5與大約2.5伏之間的讀取電壓下具 有第一整流比，且在施加所述編程電壓之後，所述二極體在所述讀取電壓下具有第二整流比，所述 第二整流比至少是所述第一整流比的10倍。
48. 根據權利要求47所述的非易失性存儲器單元，其中所述第二整流比至少是所述第 一整流比的100倍。
49. 根據權利要求48所述的非易失性存儲器單元，其中半導體材料為矽、鍺、矽鍺合 金，或包括矽或鍺的半導體合金。
50. 根據權利要求47所述的非易失性存儲器單元，其中所述半導體材料為矽，且所述 讀取電壓在大約1.5伏與大約2.5伏之間。
51. 根據權利要求50所述的非易失性存儲器單元，其中所述讀取電壓為大約2伏。
52. 根據權利要求47所述的非易失性存儲器單元，其中所述半導體材料為鍺，且所述 讀取電壓在大約0.5伏與大約2.0伏之間。
53. 根據權利要求52所述的非易失性存儲器單元，其中所述讀取電壓為大約1.2伏。
54. 根據權利要求47所述的非易失性存儲器單元，其中所述半導體材料為包括矽和鍺 的合金。
55. 根據權利要求54所述的非易失性存儲器單元，其中所述讀取電壓在大約1.2伏與大 約2.0伏之間。
56. 根據權利要求47所述的非易失性存儲器單元，其中所述二極體是垂直定向的p-i-n 二極體。
57. 根據權利要求56所述的非易失性存儲器單元，其中所述第二導體在所述第一導體 上方，所述第一導體在第一方向上延伸，所述第二導體在與所述第一方向不同的第 二方向上延伸，所述二極體垂直設置在所述第一與第二導體之間。
58. 根據權利要求47所述的非易失性存儲器單元，其中所述編程電壓在大約3與大約 15伏之間。
59. 根據權利要求58所述的非易失性存儲器單元，其中所述編程電壓在大約6與大約9 伏之間。
60. 根據權利要求47所述的非易失性存儲器單元，其中所述存儲器單元駐存在存儲器 陣列中。
61. 根據權利要求60所述的非易失性存儲器單元，其中所述存儲器陣列是單片三維存 儲器陣列。
全文摘要
本發明描述一種非易失性存儲器單元，所述存儲器單元包括半導體二極體(30)。構成所述二極體的半導體材料形成為在底部導體(6)與頂部導體(22)之間具有顯著的缺陷密度，並允許在典型的讀取電壓下的非常低的電流流動。編程電壓的施加永久改變所述半導體材料的特性，從而得到改進的二極體。經編程的二極體允許在相同讀取電壓下高得多的電流流動，在一些實施例中高出一個、兩個或三個數量級。電流差允許將經編程存儲器單元區分於未經編程的存儲器單元。描述用以產生有利的未經編程缺陷密度的製造技術。本發明的存儲器單元可形成在具有形成於單個襯底上方的多個堆疊存儲器層級的單片三維存儲器陣列中。
文檔編號G11C29/00GK101390212SQ200680027149
公開日2009年3月18日 申請日期2006年6月6日 優先權日2005年6月8日
發明者S·布拉德·赫納, 阿比希吉特·班迪奧帕迪亞 申請人:桑迪士克3D公司