Td-scdma/3g/4g終端多徑接收合併器的製作方法

2023-05-07 15:25:26

專利名稱：Td-scdma/3g/4g終端多徑接收合併器的製作方法
技術領域：
本申請涉及一種TD-SCDMA及第三代移動通信(3G，含cdma2000、UMTS、TD-SCDMA等)、第四代移動通信(4G)終端多徑接收合併器，屬移動通信技術製造領域。

背景技術：
TD-SCDMA及3G、4G終端的收信機系統，是由射頻接收機和基帶接收機等兩個子系統構成。其中，射頻接收機子系統負責完成對射頻信號接收、放大以及射頻信號解調處理，將射頻信號轉換成基帶信號。而基帶接收機子系統則由多徑接收單元和基帶解調單元構成。其中，多徑接收單元負責完成從射頻接收機子系統收到的基帶信號中進一步提取出多徑基帶信號。而基帶解調單元則負責完成以下功能①多徑合併(multipath combining)；②信號比特能量估計和解擾(descrambling)；③軟符號規整(soft symbol combining)；④塊解交織(block de-interleaving)；⑤Turbo解碼；⑥CRC(循環冗餘校驗碼)校驗。


發明內容
為增強、改進和提高TD-SCDMA/3G/4G終端的性能，同時減小TD-SCDMA/3G/4G終端的體積，並有效降低終端的對電源的消耗，我們設計出一種技術先進的、集成於晶片中、以硬核方式實現的TD-SCDMA/3G/4G終端基帶解調單元。該終端基帶解調單元由以下模塊構成①多徑接收合併器；②信號比特能量估計和解擾器；③軟符號規整器；④塊解交織器；⑤Turbo解碼器；⑥CRC校驗器。
該終端基帶解調單元不包括無線信號多徑接收處理前端，因此需要與外部的無線信號多徑接收處理前端協同工作。對於從無線信號多徑接收處理前端收到的多徑基帶信號，首先經過該終端基帶解調單元中的多徑接收合併器的處理，對多徑信號進行有效的合併，才能用於進一步完成基帶解調。下面依次說明該終端基帶解調單元中各個模塊的結構、工作原理、工作過程。
一、TD-SCDMA/3G/4G終端基帶解調單元框圖。
圖1是該TD-SCDMA/3G/4G終端基帶解調單元的輸入輸出接口框圖。如圖1可見，TD-SCDMA/3G/4G終端基帶解調單元的輸入輸出信號包括以下部分①終端基帶解調單元(receiver)接收到的、來自多徑接收前端FFE的輸入；②基帶解調單元receiver接收到的、來自時鐘產生器Clock_Gen的輸入；③基帶解調單元receiver接收到的、來自基帶接收機主定時器(以下簡寫為主定時器)Master_Timer的輸入；④基帶解調單元receiver接收到的、來自DSP(數位訊號處理器)的輸入；⑤基帶解調單元receiver發送給DSP的輸出。該終端基帶解調單元輸入輸出信號描述如表1所示。注從多徑接收前端FFE收到的每一個I(或Q)符號，是一個用多位比特(如16位比特)表示的、通過對基帶信號QPSK解調輸出的擴頻調製碼片進行積分採樣而獲得的I(或Q)信號幅度的數值。
圖2和圖3給出該終端基帶解調單元(圖中的receivef)的兩個組成部分的結構框圖。圖2示意的是其多徑合併和解擾部分，而圖3示意的是其信道解碼部分。
二、信號比特能量估算和解擾單元EEDU(Eb Estimator and de scrambling unit) 圖5A示意的是信號比特能量估算和解擾單元EEDU的框圖，EEDU具有以下功能①對加擾的(I/Q)符號進行解擾；②完成對多徑合併信號的比特能量的估計。
1、EEDU模塊工作原理 (1)解擾操作解擾操作是在擾碼控制下對數據(I/Q)符號比特取反。擾碼的值由基帶接收機主定時器Master Timer(MSTR_TIM)產生。擾碼按I(或Q)比特流速率(信道化擴展調製速率)採樣，產生解擾比特對。主定時器提取這些比特，並按2倍的(I/Q)比特速率(也即I/Q復用比特速率)復用成一個串行比特流。這些解擾比特根據來自主定時器的相應的選通控制信號，被送入信號能量估計和解擾單元EEDU，進行解擾。由於解擾比特是在主定時器控制下產生的，所以相對於外部標準時鐘而言，解碼比特在時間上總是滯後於相同序號的定時器脈衝。信號能量估計和解擾單元負責估計出解碼比特和主定時器脈衝之間在序號上的遲延。如圖5所示，來自主定時器Master Timer產生的解擾碼mstr_descr_cod，被送入到一個移位寄存器shift reg，其長度與在MPCU的延遲一致。如果解碼為『1』比特將被取反。如果解碼為『0』比特保持原樣不變。(2)信號比特能量Eb估算器Eb估算器獲取每一幀中每一個(I/Q)符號，計算(I/Q)符號I2+Q2的累加值，估算出(I/Q)符號能量估計Es。如圖6所示。(I/Q)符號能量估計Es和信號比特能量估計Eb之間存在一個確定的線性關係。(I/Q)符號的Es估計是接收信號的均方值，可以通過計算一個無線幀中的接收(I/Q)符號的平方的累加，然後再除以該幀中(I/Q)符號的數目而獲得。然後再轉換成單位時間內信號平均比特能量Eb(根據(I/Q)符號與信號比特之間的關係、編碼率、(I/Q)符號比特打孔或(I/Q)符號比特重複，以及數據率) 這裡， (Eb/Nt)＝信號比特能量與噪聲譜密度的比值的估計；NPCG＝一個幀中(I/Q)符號數目；


b＝從QPSK矢量中解調出的(UQ)符號包含的turbo/卷積編碼FEC比特的平均數目。這個值用於說明(I/Q)符號重複和打孔的效果。r=Turbo編碼或卷積編碼率；

這種估計由DSP固件FW計算前嚮導頻(I/Q)符號的最大比率合併值的方差然後除以64而獲得．。L＝每一(I/Q)符號擴展調製的碼片數。下述表2提供對於不同的打孔率，比特重複率的b值。
這些操作中，EEDU硬體只執行兩個正交分量的平方的累加操作，即上式中方括號內的操作。上述估計在每個幀計算一次，並在解調器的適當中斷請求下發送給DSP。EEDU硬體計算出的值，再被DSP固件採用上式中的常量轉換成實際的Eb/Nt。
2、EEDU構成如圖5A所示，EEDU由以下子模塊構成EEDU控制單元EEDU CTRL平方函數模塊SQR；累加器ACCUM；解擾延時單元DESCR_DELAY；解擾器DESCR。EEDU的內部信號如表3A所示。EEDU的外部輸入輸出信號描述如表3所示。每個子模塊的功能描述如下(1)EEDU_CTRLEEDU_CTRL執行下列功能①輪詢MPCU的輸出以接收合併的(I/Q)符號用於進一步處理；②調度平方函數器SQR和累加函數器ACCUM模塊完成信號比特能量計算；③產生eb_cal_dn(Eb計算完成可發送給DSP指示)信號用於DSP讀取Eb值④產生eedu_sym_arr(指示1個符號已經發到SSS)信號供軟符號規整器SSS或塊解交織模塊使用；⑤復用|符號流和Q符號流用於解擾和信號比特能量Eb估計；⑥調度解擾操作；⑦與主定時器MSTR_TIM接口用於耐上述所有信號進行計時。(2)平方函數模塊SQR平方函數模塊負責計算多徑合併(I/Q)符號的平方，用於估計Eb。平方函數模塊取18比特的多徑合併(I/Q)符號(mpcu_out_data[170]及mpcU_Out_data[3518])中的13比特作為它的輸入(SQR．SYM_IN)。這些比特可以是120或131(這裡比特0是最低位)。對這些比特位的選擇由DSP通過寄存器eedu_sqr確定。這些比特作為一個無符號整型輸入，即表示正負的符號比特被丟棄。如果mpcu__out_data[170]或mpcU_Out_data[3518]的值比這些比特能表示的最大值大，它就是飽和的，需要把所有比特位都置滿再輸入到平方函數模塊。平方函數模塊輸出26比特的無符號整型，直接發送到累加器。(3)累加器ACCUMACCUM是一個累加器模塊，對平方函數模塊輸出SQR(SQR_OUT)進行累加，形成一個28比特的無符號整型(ACCUM_SUM)。累加操作總是保留最低比特位LSBs。如果累加值超越(228-1)，累加值的所有比特位置成1輸出。當收到來自EEDU_CTRL的命令時，累加器模塊ACCUM發送ACCUM_SUM的28比特中的16比特作為輸出，送入eedu_ebval寄存器內的EBVAL，之後會被DSP取走。同時，它將ACCUM_SUM重新復位成0。累加器模塊ACCUM根據DSP在edu_accum寄存器的設置選擇輸出的16比特。如果輸出值高於16比特可以表示的最大值，16比特將全部置成1作為輸出。(4)解擾延時單元DESCR_DELAY多徑合併單元MPCU按一個確定的遲延(相對主定時器Master Timer)輸出比特。由於這一偏移，解擾延時單元DESCR_DELAY維護一個遲延線，以實現解擾。這條延遲線按照MPCU的遲延確定正確的解擾比特。主定時器Master Timer通過對特徵隨機序列碼進行適當地採樣，產生解擾比特。可以從單個比特信號流mstr_descr_cod中交替地獲得I或Q分量的解擾比特。當來自主定時器模塊MSTR_TIM的mstr_new_frm信號變高電平時，比特流被抽樣並放到延遲線上。
當收到來自信號比特能量估計和解擾單元控制器EEDU_CTRL的控制信號時，來自該延遲線的解擾碼(mstr_descr_cod)被抽樣。延遲線上比特抽樣位置由寄存器eedu_cfg確定。DSP固件將MPCU的延遲估計值寫入該寄存器中。此外，DESCR_DELAY模塊也對來自主定時器、指示一幀的開始的mstr_new_frm信號進行延時，並將延遲的mstr_new_frm(eedu_new_frm)信號發送到軟符號規整器和塊解交織器(SSS/BDI)，以確保同步。eedu_new_frm信號(在一幀的第一個(I/Q)符號周期變高)與解擾器比特流有相同的延時。為此可以使用類似的延遲線。(5)解擾器DESCR解擾器模塊DESCR對最大比率組合的多徑合併符號進行解擾。它用來自遲延線的解擾比特mstr_descr_cod，對來自EEDU_CTRL模塊的輸入符號mpcu_out_data進行解擾，產生輸出符號eedu_out。解擾規則是如果mstr_descr_cod解擾比特＝1，則eedu_out比特是對(mpcu_out_data比特)取反；否則，eedu_out比特是mpcu_out_data比特，DESCR按照收到的來自EEDU_CTRL控制器的命令DESCR_START執行上述操作。DESCR模塊和軟符號規整器SSS也有接口。DESCR在該接口的輸出是18比特的eedu_out，後者包含對符號的多徑合併的解擾輸出。
三、軟符號規整器SSS(Soft Symbol combining) 圖7是軟符號規整器SSS的示意圖。SSS模塊負責將輸入的18比特符號換算成6比特符號輸出。SSS的輸入輸出信號描述如表4所示。在表4中，SSS從來自EEDU的輸入數據eedu_out中選擇輸出的比特位sss_out，是根據來自DSP的輸入信號sss_fld_slct來決定的。
四、塊解交織器BDI 1、BDI模塊結構圖8顯示了塊解交織器BDI的功能模塊，其中每個子模塊解釋如下 (1)BDI輸入緩存器IRAMIRAM是一個雙埠環形緩存存儲器，用於保存從SSS來的6比特輸入符號，它的大小設為6×4096＝24576比特，它是6×12288比特的二分之一，6×12288比特是所支持的最大數據塊長度。(2)BDI輸出緩存器ORAMBDI輸出緩存器ORAM是一個4頁存儲器，每一頁的長度是3072比特(即其最大塊長度＝12288/4比特)。總的容量大小為6×(3072×4)＝6×12288＝73728比特，每一頁是一個單埠RAM，可以被turbo解碼器讀取。數據被存儲在BDI地址產生器BDI_ADDR_GEN計算獲得的地址中。在傳輸高速數據時，由硬體turbo編碼器完成信道編碼，turbo編碼器從ORAM中讀取數據。Turbo給出地址。第0頁的ORAMO的地址與其它頁ORAM的地址總線是不同的。在傳輸低速數據時，由DSP完成信道編碼，DSP從ORAM中讀取數據。地址計數器保持讀取位置的地址。(3)BDI地址產生器BDI_ADDR_GENBDI地址產生器負責計算ORAM的存儲器位置地址，經過塊解交織過程輸出的符號將保存在BDI地址產生器計算出的地址對應的存儲空間中。BDI地址產生器BDI_ADDR_GEN由以下邏輯單元構成(參見圖8)奇偶分離單元(odd_even)；累加(左移)和除法(被2除)計算單元(J_add_lft_half)；包括兩個計數器模J(Modulo J)計數器和被J除(Divide by J)計數器，這2個計數器的用法及地址計算公式如下文所示。行、列比特交換單元(bit reverse)；反相乘法器(乘以-1)；相加器。上述邏輯單元的具體使用方法，參見下文的公式4.1和4.2。
2、BDI的輸入輸出信號描述如表5所示。
3、塊解交織過程(1)假設從SSS收到的符號序號為i；(2)首先計算地址Ai(交織的數據從地址Ai讀出) 1)當i是偶數(i＝0，2，...，N-2)

(公式4.1) 2)當i是奇數(i＝1，3，...，N-1.)

(公式4.2) 上式中，m和J是交織運算矩陣的行數和列數。N是塊大小，

表示小於或等於x的最大整數，BROm(y)是一個自變量為y和m的函數，自變量為y的函數是m，(如BRO3(6)＝3)。
(3)考慮輸出緩存的結構，通過使用Ai計算實際輸出地址。例如，Ai＝53和輸出緩存使用4頁，

而且53mod4(取4的模餘數)＝1，因此解交織得到的符號比特應輸出到ORAM的第1頁的第13個入口地址。
一個6比特符號數據流來自SSS模塊，同時帶有兩個控制信號，一個是幀開始信號(FRM_START)另外一個是符號到達信號(SSS_data_rdy)。FRM_START和SSS_data_rdy的持續時間為一個時鐘周期。
當FRM_START信號來到時，如果這是第一個幀，BDI將啟動它的BDI_ADDR_GEN，然後使符號立刻進入ORAM。否則，BDI將輸入符號緩存到IRAM後等待完成指示，如來自turbo解碼器的turbo_doner，或來自DSP的bdi_dsp_dn。一旦turbo_doner/bdi_dsp_dn來到，BDI就開始輸出保存在IRAM和ORAM中的信息符號，同時連續接收新的輸入符號，並將它們緩存到IRAM。當一個幀完成後，bdi_startr/bdi_out_pickup將立刻被送入turbo解碼器/DSP(在幀邊界後小於1毫秒)。
五、Turbo硬體解碼器TUD 1、背景知識和設計原理 (1)turbo編碼3G/4G Turbo編碼是由2個具有生成矩陣的系統遞歸卷積編碼器(RSC)生成。為方便起見，將兩個RSC分別記作RSC0和RSC1。將輸入Turbo編碼器的數據塊長度記作K。將輸入編碼器的數據比特記作uk，其中，表示輸入RSC0的數據比特，表示輸入RSC1的數據比特。這裡，k表示輸入比特的下標(索引)。
將輸入RSC0，以獲得的奇偶校驗比特xkp，0。這樣，RSC0的輸出比特包含輸入比特(即稱之為系統比特)和奇偶校驗比特xkp，0。
同時，原始輸入數據比特uk也被輸入Turbo編碼器內部交織器，得到交織排列的輸入數據比特uk1之後，將uk1輸入RSC1，得到uk1的奇偶校驗比特xkp，1。此時Turbo編碼器的輸出比特如下 在K個輸入比特按時鐘頻率逐位送入RSC0和RSC1之後，編碼器將編碼格終止比特，按時鐘頻率逐位輸出，以清空編碼器，等待下一數據塊的輸入。需要說明的是，雖然上述編碼器本質上是在串行地工作，但由於採用了終止處理以及Turbo交織器的轉換作用，使上述編碼器的編碼過程變成塊編碼操作。
(2)turbo解碼Turbo解碼器的解碼方法，正如這種解碼器名稱的來由——類似於渦輪發動機的工作原理。在渦輪發動機中，排氣過程將更多的氣體壓入進風口。同樣地，在Turbo解碼器中，解碼被設計成迭代的過程。每一次迭代過程的輸出結果，被反饋送入解碼器，作為下一次迭代過程的輸入，以提高對原始解碼數據塊做解碼估計的準確度。一般來說，每經過一次解碼迭代，原始數據塊的解碼估計都會進一步提高。
每一次Turbo解碼迭代由兩個解碼階段(stage)構成stage0和stage1。
stage0負責處理線性排列的比特串；stage1負責處理經過Turbo交織的比特串。
將stage0負責處理的比特分別記作yks，0和ykp，0，yks，0和ykp，0分別是xks，0和xkp，0經過衰落和噪聲汙染後，在接收端收到的信號。
將stage1負責處理的比特分別記作yks，1和ykp，1，yks，1和ykp，1分別是xks，1和xkp，1經過衰落和噪聲汙染後，在接收端收到的信號。其中，xks，1是由xks，10經過Turbo交織計算後所得的。
解碼器在stage0和stage1採用的解碼算法是最大對數-最大後驗概率(Max-log-MAP)算法。Max-log-MAP算法是次優log-MAP算法，同時也是複雜度最低的log-MAP算法。
stage0和stage1的輸出結果分別是外賦對數似然比——Le(uk)，後驗對數似然比——L(uk|y)。L(uk|y)是在給定序列y的條件下，原始數據是uk的條件對數似然比。L(uk|y)的值可以是+1，也可以是-1。L(uk|y)這一sgn(·)函數的取值，可以作為任一解碼階段或任意次數的迭代過程的輸出。但一般來說，使用更多的解碼階段和迭代次數，可以提高對uk估計的準確性。
Le(uk)可以用於計算Turbo交織I(·)後比特的似然性，也可以用於計算Turbo解交織I-1(·)後比特的似然性，根據解碼階段而定(參見EQ 2)。並且，在Max-log-MAP算法中，Le(uk)還被作為後驗信息L(uk)，反饋輸入到解碼器輸入端。
帶有高效存儲器的硬體Turbo解碼器架構如圖14所示。此架構使用一個將stage0和stage1結合的SISO_DECODER(軟輸入-軟輸出-解碼器)，而不是在stage0和stage1分別使用SISO_DECODER。
L(uk)存儲LLP_BUF中，在stage0和stage1中使用。LSP_BUF是Turbo解碼器高吞吐量的關鍵。LSP_BUF由4個迴環緩存器構成，這些迴環緩存器緩存一個步進窗口長度的yks，ykp和L(uk)。這些yks，ykp和L(uk)將被送入SISO_DECODER用於解碼。解碼過程中，在WINDOW_ADDR_GEN將下一個窗長的數據寫入其中一個LSP_BUF緩存器的同時，也將其它3個LSP_BUF緩存器中的內容送入SISO_DECODER。
在圖14所示的Turbo編碼器中，包含了一個EARLY_STOP_CNTRL模塊，該模塊用於執行預提前停止評判準則，以節省計算開銷。
用於實現Max-log-MAP算法的SISO_DECODER的框圖，如圖15所示。
SISO_DECODER由以下幾個部分構成前向遞歸計算——ALPHA_CALC，反向遞歸計算塊——BETA_CALC，對數似然比計算塊——LLR_CALC。
其中，ALPHA_CALC用於計算Ak(s)(參見EQ 3)，BETA_CALC用於計算Bk-1(s′)(參見EQ4)，LLR_CALC用於計算Le(uk)(參見EQ 6)和L(uk|y)(參見EQ 7)。
式中， 在此架構中，僅Ak(s)需要緩存(ALPHA_BUF)，ALPHA_BUF操作模式是堆棧式(後進先出)。
此架構採用了SW-WT技術，使得ALPHA_BUF空間最小化並減小解碼延遲，而不是分配一個大的緩存空間來存儲一個數據塊長度的Ak(s)狀態矩陣。如圖18所示，當ALPHA_CALC僅使用一個前向遞歸計算塊時，BETA_CALC塊用了兩個相同的反向遞歸運算器(BETA_CALC0和BETA_CALC1)遍歷整個編碼格。
SW-WT技術每次處理一個短窗長度w的數據。在SW-WT方法中，兩個反向狀態矩陣計算塊以下列順序輸出Bk-1(s′) Bw-1(s′)，Bw-2(s′)，...，B1(s′)，B0(s′)，B2w-1(s′)，...，B(Nw-1)w(s′)EQ 8 式中，Nw是步進窗的數目，由下式給出
逆矩陣是一個遞歸計算，基於之前計算過的、從BK+2(s′)開始且結束狀態已經確定的所有狀態。
然而，要獲得準確的遞歸狀態矩陣，不必從非常後面的狀態開始做反向狀態計算。在SW-WT方法中，在輸出Bk-1(s′)之前，反向狀態矩陣計算塊只需要遍歷有限的若干個階段(時間步長)的輸入數據。
輸出Bk-1(s′)之前的遞歸計算稱為「訓練」。用於確定準確的狀態矩陣所需要的訓練階段數目由實驗確定，且設計成與步進窗口長度w的取值相同。
採用訓練窗開始於所有狀態的概率相等的假設條件，來初始化訓練窗的遞歸過程。
使用三個遞歸運算器(ALPHA_CALC，BETA_CALC0，和BETA_CALC1)的SW-WT方法的時間過程圖，如圖16所示。
圖16顯示出LSP_BUF的讀寫調度過程。
LSP write行中的記號——WnwLSPm——表示將窗數據nw，寫入LSP_BUFm。
在行A，B0，和B1中的記號——LSPmWnw——表示從LSP_BUFm讀出窗數據nw。
行A中的左箭頭表示ALPHA_CALC正在針對數據窗nw計算前向遞歸。然後將結果保存在ALPHA_BUF中，以供下一個數據窗計算使用 B0，B1和Le(uk)行中的右箭頭表示BETA_CALC0，BETA_CALC1和LLR_CALC正在針對數據窗nw計算反向遞歸和對數似然比。
在B0，B1行中的T表示BETA_CALC 0/1處於訓練模式。對於穩定狀態的解碼操作，一個BETA_CALC(0/1)處於訓練模式中，而其它的BETA_CALC(0/1)處於輸出Bk-1(s′)的過程中。由於Bk-1(s′)只是每一時刻LLR_CALC計算所使用的臨時變量，所以BETA_CALC不必保存Bk-1(s′)。
LLR_CALC按與Bk-1(s′)相同的順序(EQ 8)輸出Le(uk)和L(uk|y)。
圖16表明在每一個步進窗口期間，，其中一個LSP_BUF處於寫操作，同時其他三個處於讀操作。通過使用迴環緩存方案，LSP_BUF的4個緩存器中任一個每寫一次，就會被讀三次。這樣，就減輕了TURBO_INT_ADDR_GEN的負荷，並將輸入數據的讀出率提高了3倍。
2、Turbo解碼模塊TUD的實現 TUD是基於上述原理設計的一個硬體turbo解碼器模塊，完成對高速傳輸數據的turbo解碼。它使用軟入軟出(SISO)解碼器。後者使用訓練步進窗口(SW-WT)的Max-log-MAP(最大對數-最大後驗概率)解碼算法，和基於雙流定時控制方案的迭代方法。其中該窗口長度設置為32。
圖9顯示了TUD的內部功能子模塊及信息流，以及TUD與其它硬體信道解碼模塊之間的接口。TUD由以下子模塊構成①Turbo解碼解復用模塊TUD_DEMUX；②待解碼比特和外賦信息(後驗信息)緩存器LUCC_BUF；③軟外賦信息(外賦對數似然比)緩存器EXT_BUF；④待解碼比特和外賦信息(後驗信息)選擇器LUCC_MUX；⑤SISOSW-WT-Max Log解碼器內核MAP_CORE；⑥前向後驗概率矩陣緩存器ALPHA_BUF；⑦軟外賦信息(外賦對數似然比)計算器EXT_CALC；⑧TUD解碼輸出計算器OUT_CALC；⑨Turbo解交織地址INTLV_ADDR；⑩Turbo解碼控制器TUD_CTRL；(11)TUD解碼輸出緩存器TUD_OUT_BUF。
3、各功能模塊說明每一個子模塊的功能說明如下①TUD_DEMUX基於速率信息和交織塊大小完成Turbo去打孔/解復用。②LUCC_BUF即圖14中的LSP_BUF，待解碼比特和外賦信息(後驗信息)緩存器，它是一個單埠RAM，尺寸設置為32×4×(3×6+12)＝3840比特。這裡32是窗口尺寸，4是要處理的窗口數量，3×6表示3個6比特輸入，12是外賦信息(後驗信息)的比特寬度。③EXT_BUF即圖14中的LLR_BUF，保存被EXT_CALC計算出的軟外賦信息(外賦對數似然比)，它的尺寸是3072×12＝36792比特。這裡3072相當於所支持的最高數據塊長度3066比特，加上末尾比特的數量6(每個解碼器是3)。12是外賦信息(外賦對數似然比)的比特寬度。④LUCC_MUX基於雙流定時而從LUCC_BUF選擇出待解碼比特、後驗信息。⑤MAP_CORE即圖17中的SISO_DECODER，是SISO SW-WT-Max Log解碼器內核，它的詳細示意圖見圖10和圖15。⑥ALPHA_BUF即圖14中的ALPHA_BUF，存儲由MAP_CORE中的ALPHA_CALC給出的狀態矩陣。它是一個雙埠RAM，大小是33×12×8＝3168比特，這裡33是窗口尺寸加1，12是前向路徑矩陣的比特寬度，8代表這裡有8個這樣的前向路徑矩陣，每個狀態有一個。⑦EXT_CALC計算外賦的信息(外賦對數似然比)，輸出將被保存到EXT_BUF。⑧OUT_CALC計算TUD的最終輸出(解碼輸出比特及條件對數似然比)。⑨INTLV_ADDR即圖14中的TURBO_DEINT_ADDR_GEN，為Turbo交織/解交織產生輸入和輸出地址(內部包含一個雙埠RAM，大小設置為33×12＝396比特，這裡33是窗口尺寸加1，12是從由INTLV_ADDR產生的地址的比特寬度)。TUD_DEMUX，EXT_CALC和OUT_CALC將使用這些地址。⑩TUD_CTRL；即圖14中的TURBO_DECODER_CNTRL，為TUD中的所有子模塊提供控制信號。(11)TUD_OUT_BUF即圖17中的OUT_BUF，緩存來自OUT_CALC的硬解碼輸出比特(雙埠RAM)。它的大小是16×192＝3072比特(為了支持最大塊長度3066)並且它能被CRCD讀取。解碼輸出的比特將逐一存入到各個從最高有效位起始的16比特入口。
4、MAP_CORE模塊的構成圖10顯示的是MAP_CORE模塊的構成，其中每一部分的說明如下①ALPHA_CALC前向遞歸計算塊，即圖15中的ALPHA_CALC，根據EQ3計算前向狀態矩陣。②BETA0_CALC和BETA1_CALC反向遞歸計算塊，即圖15中的BETA0_CALC和BETA1_CALC，基於EQ 4計算後向狀態矩陣。③BGEXT_MUX即圖15中的BG_MUX，基於來自TUD_CTRL的控制信號，選擇的後向狀態矩陣及外賦信息的前向最大後驗概率；④LLR_CALC即圖15中的LLR_CALC，對數似然比計算塊，基於EQ6計算軟對數似然比。⑤GAMMA_CALC根據EQ 10計算Γk。
5、雙流架構turbo解碼時序圖11顯示了雙流架構的時序圖。
(1)字母A、B、C等表示解碼的階段。(2)箭頭標明計算是向前還是向後的操作。(3)圖底部的0和1表示EXT_CALC使用的是來自BET0_CALC的輸出，還是來自BETA1_CALC的輸出。(4)LUCC的寫操作開始於A階段。(5)ALPHA_CALC和BET0_CALC開始於C階段(6)而BETA1_CALC和EXT_CALC開始於D階段。(7)從圖上比較容易看到，每次迭代可獲得3個子幀(96個比特)。
解碼所需時間＝迭代次數×MAP數目×周期/每比特×比特數)＝8×2×1×(3066+96)＝49K周期。
圖12顯示TUD的時序圖①當BDI_OUT_BUF中的數據準備好時，TUD將從BDI接收一個bdi_startr(該信號對於TUD是TUD_START)；②然後開始對數據進行解碼；③當TUD完成解碼後，它會發一個完成信號turbo_doner到BDI；④還會發一個開始信號CRCD_START和幀長度信息FRM_SIZE到CRDC。
6、信號接口表6提供TUD輸入輸出信號描述 六、CRC解碼器模塊CRCD CRCD是一個硬體模塊，用於檢測高速傳輸數據幀的幀質量。這主要是通過對接收到的信息比特重新生成16位循環冗餘校驗(CRC)比特，並與接收到的CRC比特作比較而實現。
圖13顯示了CRCD的內部功能模塊以及它與其它硬體信道解碼模塊之間的接口。CRCD解碼過程如下(1)當TUD完成信道解碼，將解碼後的數據幀(信息比特加上CRC比特)輸出到TUD_OUT_BUF；(2)在接收到來自TUD的CRCD_START和FRM_SIZE信號後，CRCD從TUD_OUT_BUF讀取長度為FRM_SIZE的數據幀；(3)CRCD對其中長度為(FRM_SIZE-16)的信息比特上計算16位CRC校驗比特；(4)然後將生成的16位CRC比特與接收到的16位CRC比特相比較。如果它們一致，CRC指示器crc_good將被設置為0，否則設置為1。(5)在所有計算和比較結束後，一個CRCD_OUT_PICKUP中斷信號被送到DSP。這就意味著在幀邊沿之後需要3到6毫秒(TUD解碼時間加上CRCD時間)。(6)幀質量指示器(CRC值)的產生多項式是G(X)＝X16+X15+X14+X11+X6+X5+X2+X+1。(7)CRC生成器在一個時鐘周期內完成計算16位的CRC值。CRCD輸入輸出信號描述如表7所示。
一、TD-SCDMA/3G/4G終端基帶解調單元的多徑合併器MPCU TD-SCDMA/3G/4G終端基帶解調單元的多徑合併器MPCU負責接收來自各個多徑接收前端(FFE)輸出的(I/Q)符號，並將這些(I/Q)符號做時間上的同步對齊，使多徑接收、並行輸入信號合併成一路信號。如圖4所示，MPCU由以下單元構成①數據存儲器RAM1個環形FIFO(先入先出)緩存器，用於保存從各個接收路徑收到的新(I/Q)符號，以及保存對從各路徑接收到的(I/Q)符號的合併結果；②仲裁器arbiter基於多徑接收前端FFE在4個接收路徑上提供的通知，裁決各個路徑接收的(I/Q)符號是否已經準備好；③讀RAM指針產生器rd_ram_ptr根據來自主定時器master timer的新(I/Q)符號指示，對接收的每一個新(I/Q)符號進行計數，從而獲得MPCU當前要輸出的I/Q符號(合併後的結果)在RAM中的位置，該位置指針記作rd_ram_ptr；④圖4右上部的相加器圖4右上部的相加器用於計算從RAM中取出完成合併的數據的地址；⑤圖4右下部的相加器圖4右下部的相加器用於計算對接收到的(I/Q)符號進行合併的結果；⑥一個相減器圖4中的相減器用於計算從RAM中取出完成合併的數據的地址；⑦1個比較器(判斷a＞b？)用於判斷從多徑接收前端收到的(I/Q)符號的下標是否超出允許合併的範圍(該符號已經不在RAM保存的範圍內)。⑧一個門控開關電路在比較器輸出信號的控制下，決定是否將某一路徑接收的(I/Q)符號用於合併。⑨多路輸入寄存器和門控開關電路模塊m1鎖存每一接收路徑當前輸入的(I/Q)符號的下標(從幀起始位置開始計算)，並在仲裁器arbiter輸出信號的控制下，決定是否輸入某一路徑當前符號的下標用於計算寫入RAM的地址。⑩多路輸入寄存器和門控開關電路模塊m2鎖存每一接收路徑輸入的I/Q符號，並在仲裁器arbiter輸出信號的控制下，決定是否輸入某一路徑的符號用於合併。
MPCU完成的是多徑接收機的後端處理，主要負責以下2個主要功能 1.對多徑接收的(I/Q)符號做時間上的對齊對於多徑信號接收機而言，從各路徑接收到的同一信息(I/Q)符號在時間上是不同步的。同時，為多徑接收機提供系統同步定時的主定時器(Master Timer)輸出的同步信號(即下文表8中來自主定時器的新I/Q符號指示)，是以最早到達接收機的路徑的信號為基準，它每20ms校正1/8碼片，因而可能與最早到達的接收信號存在著明顯的失步。為保證對多徑接收信息(I/Q)符號合併的準確性，需要對多徑接收的(I/Q)符號做時間上的對齊。
2.對多徑接收的(I/Q)符號做合併多徑接收前端(FFE)負責完成(I/Q)符號合併前所必需的去相位旋轉(de-rotation)處理，而DSP中的解調器固件負責根據多徑跟蹤鎖定的結果，取消失步或信號較差的接收路徑的輸出。MPCU只合併有效接收路徑輸出的信息(I/Q)符號。
對MPCU中RAM的存儲空間大小的要求，是需要保證MPCU可完成相對主定時器的最大遲延為5×64＝320碼片的多徑接收信號進行補償。圖4中的MPCU模塊的輸入輸出信號描述如表8所示。MPCU在ck cx16時鐘下工作。
二、MPCU的工作過程1、RAM中的數據由所有的4個接收路徑寫入，且在MPCU模塊完成合併處理，MPCU輸出的數據從RAM中讀出。仲裁器arbiter用於各接收路徑共享對RAM的訪問，它根據多徑接收前端FFE在4個接收路徑上提供的通知，裁決各個路徑接收的(I/Q)符號是否已經準備好。2、在最高的傳輸速率時，每一對I/Q符號(包括1個I符號和1個Q符號)用4個碼片調製。此時，每經過4個調製碼片的時間，MPCU收到一對I/Q符號(包括1個I符號和1個Q符號)。由於MPCU本地時鐘速率是調製碼片速率的16倍，因而可知，在最高的傳輸速率時，每經過4＊16＝64個時鐘周期，MPCU收到一對I/Q符號(包括1個I符號和1個Q符號)。3、另一方面，對於每個接收路徑輸入的符號，MPCU經過合併處理，再寫入到RAM中，需要佔用3時鐘周期(讀-加-寫)；此外，MPCU再讀出mpcu_ou_data需要2個時鐘周期。整個操作要3＊4+2＝14時鐘周期。這個值小於64，可以保證仲裁器在最快的傳輸速率下可靠地工作。4、對RAM提供的存儲空間的大小的要求，主要是考慮保證MPCU在最大多徑遲延為±320(5＊64)個調製碼片的情況下，可以正確地完成對多徑接收的I/Q符號的合併。這就要求RAM提供9＊64個調製碼片時間內傳輸的(I/Q)符號的緩存空間。在最大傳輸速率(每一對I/Q符號用4個碼片調製)下，9＊64個調製碼片時間傳輸9＊64/4＝144對(I/Q)符號。單對(I/Q)符號分別包含16比特I和16比特Q。分別來自4個不同的接收路徑的4對I/Q符號(每一對I/Q符號包括1個I符號和1個Q符號)合併後，分別形成18比特I和18比特Q信號(共36比特)。因而，RAM的大小要求是144＊36比特。出於可靠性考慮，RAM需要增加一定的冗餘空間，因此，RAM的大小為160＊36比特。5、對於來自每個接收路徑的16比特I符號和16比特Q符號，MPCU在經過合併處理後(與RAM相應的地址空間中保存的原有值相加)，再寫入到RAM相應的地址空間中。6、MPCU讀RAM的指針rd_ram_ptr初始值為0。之後，對於每一個mstr_new_sym，rd_ram_ptr加一。7、MPCU輸出的經過合併的數據，是從rd_ram_ptr所指向的RAM的存儲單元中讀出。8、讀指針rd_ram_ptr的值採用模160計數。9、master timer所指示的當前(I/Q)符號寫入MPCU的RAM的地址位置，與MPCU從RAM中取當前輸出的(已完成合併的)I/Q符號的地址位置，二者之間的偏移量mpcu_mstr_dly取一個固定值，為320/(每對I/Q符號包含的調製碼片數)，由DSP輸入。在每一個幀邊界處，DSP更新此值。10、來自接收路徑的數據所寫入RAM的地址是ffe_pcg_idx，mstr_pcg_idx，rd_ram_ptr，mpcu_mstr_dly的函數。用下式計算寫入RAM的地址指針的值wr_ram_ptr＝(ffe_pcg_idx-mstr_pcg_idx)+(rd_ram_ptr+mpcu_mstr_dly)。11、在上式中，如果(ffe_pcg_idx-mstr_pcg_idx)＞mpcu_mstr_dly，將會產生錯誤組合的數據。在這種情況下該接收路徑不能被用於合併數據。圖4中的比較器(判斷a＞b？)用於完成這一判斷。圖4中，a＝(ffe_pcg_idx-mstr_pcg_idx)，b＝mpcu_mstr_dly。12、每次收到接收機基帶解調單元復位信號時，MPCU中所有寄存器的值(包括rd_ram_ptr、wr_ram_pt、mpcu_out_data、mstr_new_sym、ffe_pcg _idx，mstr_pcg_idx，mpcu_mstr_dly等)和RAM的各個存儲單元中的值被重新初始化為0。13、每次MPCU從RAM中的rd_ram_ptr取出完成合併的數據並輸出後，rd_ram_ptr所指向的RAM的存儲單元中的值被重新初始化為0。註上述內容中的mpcu_out_data、mstr_new_sym、ffe_pcg_idx，mstr_pcg_idx，mpcu_mstr_dly等參數的意義，請參見表8所述。



圖1是TD-SCDMA/3G/4G終端接收機基帶解調單元的輸入輸出接口框圖。
圖2是TD-SCDMA/3G/4G終端接收機基帶解調單元的多徑合併和解擾部分的結構框圖。
圖3是TD-SCDMA/3G/4G終端接收機基帶解調單元的信道解碼部分的結構框圖。
圖4是多徑合併器MPCU的結構框圖。
圖5A是信號比特能量估算和解擾單元EEDU的框圖。
圖5是EEDU的解擾操作框圖。
圖6是EEDU的信號比特能量Eb估算單元框圖。
圖7是軟符號規整器SSS的示意圖。
圖8是塊解交織器BDI的功能模塊框圖。
圖9顯示硬體turbo解碼器TUD的內部功能子模塊及信息流。
圖10顯示的是硬體turbo解碼器TUD的MAP_CORE模塊的構成。
圖11顯示了硬體turbo解碼器TUD的雙流架構的時序圖。
圖12顯示的是硬體turbo解碼器TUD的時序圖。
圖13顯示了CRC校驗器CRCD的內部功能模塊以及它與其它硬體信道解碼模塊之間的接口。
圖14是硬體Turbo解碼器TUD架構框圖。
圖15是實現Max-log-MAP算法的SISO_DECODER的框圖。
圖16是使用三個遞歸運算器(ALPHA_CALC，BETA_CALC0，和BETA_CALC1)的SW-WT方法的時間過程圖。

具體實施例方式 實施例1參照附圖1～16。用於TD-SCDMA/3G/4G終端多徑接收合併器，負責接收來自多徑信號接收機輸出的(I/Q)符號流(含通信信息)，將多徑接收的(I/Q)符號流有效地合併成單路(I/Q)符號流，用於進一步完成基帶解調，(1)該多徑接收合併器的主要(非全部)輸入信號包括各接收路徑發送來的未合併的I/Q符號；各接收路徑發來的指示信號，指示已將接收到(I/Q)符號發送給該多徑接收合併器；各接收路徑發送來的(I/Q)符號的下標(從幀起始位置開始計算)；來自基帶接收機主定時器的新(I/Q)符號指示；主定時器指示的當前收到的(I/Q)符號的下標(從幀起始位置開始計算)；主定時器所指示的當前(I/Q)符號寫地址與當前輸出讀地址位置之間的偏移量，同時也表示多徑接收合併器所引入的解調時間遲延；DSP指示的幀長度(包含I/Q符號的數目)；信號比特能量估算和解擾單元發給多徑接收合併器的讀請求。(2)該多徑接收合併器的主要(非全部)輸出信號包括數據輸出準備完成指示信號；(合併後輸出的)18位I信號和18位Q信號；輸出的(I/Q)符號的下標(從幀起始位置開始計算)。①來自主定時器的新(I/Q)符號指示，是主定時器為多徑接收機提供的系統同步定時信號；②為多徑接收機提供系統同步定時的主定時器輸出的同步信號，是以最早到達接收機的路徑的信號為基準。③該多徑接收合併器使用1個環形FIFO(先入先出)緩存器，作為數據存儲器RAM，用於保存從各個接收路徑收到的新(I/Q)符號，以及保存對從各路徑接收到的(I/Q)符號的合併結果；④對上述數據存儲器RAM的存儲空間大小的要求，是需要保證多徑接收合併器可完成相對主定時器具有最大遲延的多徑接收信號進行補償；⑤對於每個接收路徑輸入的符號，多徑接收合併器經過合併處理(與數據存儲器RAM相應的地址空間中保存的原有值相加)，再寫入到數據存儲器RAM中。⑥根據來自主定時器的新(I/Q)符號指示，對接收的每一個新(I/Q)符號進行計數，從而獲得多徑接收合併器當前要輸出的I/Q符號(合併後的結果)在上述數據存儲器RAM中的位置，該位置指針記作rd_ram_ptr，保存在多徑接收合併器(讀RAM指針產生器)中；⑦多徑接收合併器讀數據存儲器RAM的指針rd_ram_ptr初始值為0；之後，對於每一個來自主定時器的新(I/Q)符號指示，rd_ram_ptr加一；⑧多徑接收合併器輸出的經過合併的數據，是從rd_ram_ptr所指向的數據存儲器RAM的存儲單元中讀出。⑨主定時器所指示的當前(I/Q)符號寫入多徑接收合併器的數據存儲器RAM的地址位置，與多徑接收合併器從數據存儲器RAM中取當前輸出的(已完成合併的)I/Q符號的地址位置，二者之間的偏移量取一個固定值，是多徑接收合併器所允許的(相對主定時器)最大路徑遲延，也是多徑接收合併器所引入的解調時間遲延；⑩上述多徑接收合併器所允許的最大路徑遲延的數值，由DSP輸入多徑接收合併器，在每一個幀邊界處，DSP更新此值；如果從某一路徑收到I/Q符號的遲延大於多徑接收合併器所允許的最大路徑遲延的數值，將會產生錯誤組合的數據，在這種情況下該I/Q符號不能被用於合併數據，多徑接收合併器不將該I/Q符號用於合併。來自接收路徑的數據所(合併)寫入數據存儲器RAM的地址(記作wr_ram_ptr)是以下參數的函數各接收路徑發送來的(I/Q)符號的下標(從幀起始位置開始計算)，主定時器指示的當前收到的(I/Q)符號的下標，多徑接收合併器讀數據存儲器RAM的指針rd_ram_ptr，多徑接收合併器所允許的(相對主定時器)最大路徑遲延，用下式計算接收路徑的數據所(合併)寫入RAM的地址指針的值wr_ram_ptr＝(接收路徑發送來的符號的下標-主定時器指示的當前收到的符號的下標)+(多徑接收合併器讀數據存儲器RAM的指針+多徑接收合併器所允許的最大路徑遲延)；在上式中，如果(接收路徑發送來的符號的下標-主定時器指示的當前收到的符號的下標)＞多徑接收合併器所允許的最大路徑遲延，將會產生錯誤組合的數據，在這種情況下該接收路徑不能被用於合併數據。每次收到接收機基帶解調單元復位信號時，多徑接收合併器中所有寄存器的值和數據存儲器RAM的各個存儲單元中的值被重新初始化為0；每次多徑接收合併器從數據存儲器RAM中的rd_ram_ptr取出完成合併的數據並輸出後，rd_ram_ptr所指向的數據存儲器RAM的存儲單元中的值被重新初始化為0。
如圖4所示，MPCU由以下單元構成①數據存儲器RAM1個環形FIFO(先入先出)緩存器，用於保存從各個接收路徑收到的新(I/Q)符號，以及保存對從各路徑接收到的(I/Q)符號的合併結果；②仲裁器arbiter基於多徑接收前端FFE在4個接收路徑上提供的通知，裁決各個路徑接收的(I/Q)符號是否已經準備好；③讀RAM指針產生器rd_ram_ptr根據來自主定時器master timer的新(I/Q)符號指示，對接收的每一個新(I/Q)符號進行計數，從而獲得MPCU當前要輸出的I/Q符號(合併後的結果)在RAM中的位置，該位置指針記作rd_ram_ptr；④圖4右上部的相加器圖4右上部的相加器用於計算從RAM中取出完成合併的數據的地址；⑤圖4右下部的相加器圖4右下部的相加器用於計算對接收到的(I/Q)符號進行合併的結果；⑥一個相減器圖4中的相減器用於計算從RAM中取出完成合併的數據的地址；⑦1個比較器(判斷a＞b？)用於判斷從多徑接收前端收到的(I/Q)符號的下標是否超出允許合併的範圍(該符號已經不在RAM保存的範圍內)。⑧一個門控開關電路在比較器輸出信號的控制下，決定是否將某一路徑接收的(I/Q)符號用於合併。⑨多路輸入寄存器和門控開關電路模塊m1鎖存每一接收路徑當前輸入的(I/Q)符號的下標(從幀起始位置開始計算)，並在仲裁器arbiter輸出信號的控制下，決定是否輸入某一路徑當前符號的下標用於計算寫入RAM的地址。⑩多路輸入寄存器和門控開關電路模塊m2鎖存每一接收路徑輸入的I/Q符號，並在仲裁器arbiter輸出信號的控制下，決定是否輸入某一路徑的符號用於合併。
MPCU完成的是多徑接收機的後端處理，主要負責以下2個主要功能 1.對多徑接收的(I/Q)符號做時間上的對齊 對於多徑信號接收機而言，從各路徑接收到的同一信息(I/Q)符號在時間上是不同步的。同時，為多徑接收機提供系統同步定時的主定時器(Master Timer)輸出的同步信號(即表8中來自主定時器的新I/Q符號指示)，是以最早到達接收機的路徑的信號為基準，它每20ms校正1/8碼片，因而可能與最早到達的接收信號存在著明顯的失步。為保證對多徑接收信息(I/Q)符號合併的準確性，需要對多徑接收的(I/Q)符號做時間上的對齊。
2.對多徑接收的(I/Q)符號做合併 多徑接收前端(FFE)負責完成(I/Q)符號合併前所必需的去相位旋轉(de-rotation)處理，而DSP中的解調器固件負責根據多徑跟蹤鎖定的結果，取消失步或信號較差的接收路徑的輸出。MPCU只合併有效接收路徑輸出的信息(I/Q)符號。
對MPCU中RAM的存儲空間大小的要求，是需要保證MPCU可完成相對主定時器的最大遲延為5×64＝320碼片的多徑接收信號進行補償。圖4中的MPCU模塊的輸入輸出信號描述如表8所示MPCU在cK_cx16時鐘下工作。
MPCU的工作過程1、RAM中的數據由所有的4個接收路徑寫入，且在MPCU模塊完成合併處理，MPCU輸出的數據從RAM中讀出。仲裁器arbiter用於各接收路徑共享對RAM的訪問，它根據多徑接收前端FFE在4個接收路徑上提供的通知，裁決各個路徑接收的(I/Q)符號是否已經準備好。2、在最高的傳輸速率時，每一對I/Q符號(包括1個I符號和1個Q符號)用4個碼片調製。此時，每經過4個調製碼片的時間，MPCU收到一對I/Q符號(包括1個I符號和1個Q符號)。由於MPCU本地時鐘速率是調製碼片速率的16倍，因而可知，在最高的傳輸速率時，每經過4＊16＝64個時鐘周期，MPCU收到一對I/Q符號(包括1個I符號和1個Q符號)。3、另一方面，對於每個接收路徑輸入的符號，MPCU經過合併處理，再寫入到RAM中，需要佔用3時鐘周期(讀-加-寫)；此外，MPCU再讀出mpcu_out_data需要2個時鐘周期。整個操作要3＊4+2＝14時鐘周期。這個值小於64，可以保證仲裁器在最快的傳輸速率下可靠地工作。4、對RAM提供的存儲空間的大小的要求，主要是考慮保證MPCU在最大多徑遲延為±320(5＊64)個調製碼片的情況下，可以正確地完成對多徑接收的I/Q符號的合併。這就要求RAM提供9＊64個調製碼片時間內傳輸的(I/Q)符號的緩存空間。在最大傳輸速率(每一對I/Q符號用4個碼片調製)下，9＊64個調製碼片時間傳輸9＊64/4＝144對(I/Q)符號。單對(I/Q)符號分別包含16比特I和16比特Q。分別來自4個不同的接收路徑的4對I/Q符號(每一對I/Q符號包括1個I符號和1個Q符號)合併後，分別形成18比特I和18比特Q信號(共36比特)。因而，RAM的大小要求是144＊36比特。出於可靠性考慮，RAM需要增加一定的冗餘空間，因此，RAM的大小為160＊36比特。5、對於來自每個接收路徑的16比特I符號和16比特Q符號，MPCU在經過合併處理後(與RAM相應的地址空間中保存的原有值相加)，再寫入到RAM相應的地址空間中。6、MPCU讀RAM的指針rd_ram_ptr初始值為0。之後，對於每一個mstr_new_sym，rd_ram_ptr加一。7、MPCU輸出的經過合併的數據，是從rd_ram_ptr所指向的RAM的存儲單元中讀出。8、讀指針rd_ram_ptr的值採用模160計數。9、master timer所指示的當前(I/Q)符號寫入MPCU的RAM的地址位置，與MPCU從RAM中取當前輸出的(已完成合併的)I/Q符號的地址位置，二者之間的偏移量mpcu_mstr_dly取一個固定值，為320/(每對I/Q符號包含的調製碼片數)，由DSP輸入。在每一個幀邊界處，DSP更新此值。10、來自接收路徑的數據所寫入RAM的地址是ffe_pcg_idx，mstr_pcg_idx，rd_ram_ptr，mpcu_mstr_dly的函數。用下式計算寫入RAM的地址指針的值wr_ram_ptr＝(ffe_pcg_idx-mstr_pcg_idx)+(rd_ram_ptr+mpcu_mstr_dly)。11、在上式中，如果(ffe_pcg_idx-mstr_pcg_idx)＞mpcu_mstr_dly，將會產生錯誤組合的數據。在這種情況下該接收路徑不能被用於合併數據。圖4中的比較器(判斷a＞b？)用於完成這一判斷。圖4中，a＝(ffe_pcg_idx-mstr_pcg_idx)，b＝mpcu_mstr_dly。12、每次收到接收機基帶解調單元復位信號時，MPCU中所有寄存器的值(包括rd_ram_ptr、wr_ram_pt、mpcU_out_data、mstr_new_sym、ffe_pcg_idx，mstr_pcg_idx，mpcu_mstr_dly等)和RAM的各個存儲單元中的值被重新初始化為0。13、每次MPCU從RAM中的rd_ram_ptr取出完成合併的數據並輸出後，rd_ram_ptr所指向的RAM的存儲單元中的值被重新初始化為0。註上述內容中的mpcu_out_data、mstr_new_sym、ffe_pcg_idx，mstr_pcg_idx，mpcu_mstr_dly等參數的意義，清參見表8所述。
表1終端基帶解調單元輸入輸出信號描述 表2b的計算
表3AEEDU的內部信號 表3EEDU的外部輸入輸出信號描述 表4SSS的輸入輸出信號描述 表5BDI輸入輸出信號描述 表6TUD輸入輸出信號描述 表7CRCD輸入輸出信號描述 表8MPCU的輸入輸出信號描述 需要理解到的是上述實施例雖然對本發明作了比較詳細的說明，但是這些說明，只是對本發明的簡單說明，而不是對本發明的限制，任何不超出本發明實質精神內的發明創造，均落入本發明的保護範圍內。
權利要求
1.一種用於TD-SCDMA/3G/4G終端多徑接收合併器，負責接收來自多徑信號接收機輸出的(I/Q)符號流(含通信信息)，將多徑接收的(I/Q)符號流有效地合併成單路(I/Q)符號流，用於進一步完成基帶解調，其特徵是
該多徑接收合併器的主要(非全部)輸入信號包括
(1)各接收路徑發送來的未合併的I/Q符號；
(2)各接收路徑發來的指示信號，指示已將接收到(I/Q)符號發送給該多徑接收合併器；
(3)各接收路徑發送來的(I/Q)符號的下標(從幀起始位置開始計算)；
(4)來自基帶接收機主定時器的新(I/Q)符號指示；
(5)主定時器指示的當前收到的(I/Q)符號的下標(從幀起始位置開始計算)；
(6)主定時器所指示的當前(I/Q)符號寫地址與當前輸出讀地址位置之間的偏移量，同時
也表示多徑接收合併器所引入的解調時間遲延；
(7)DSP指示的幀長度(包含I/Q符號的數目)；
(8)信號比特能量估算和解擾單元發給多徑接收合併器的讀請求。
該多徑接收合併器的主要(非全部)輸出信號包括
(1)數據輸出準備完成指示信號；
(2)(合併後輸出的)18位I信號和18位Q信號；
(3)輸出的(I/Q)符號的下標(從幀起始位置開始計算)。
2.根據權利要求1所述的用於TD-SCDMA/3G/4G終端多徑接收合併器，其特徵是①來自主定時器的新(I/Q)符號指示，是主定時器為多徑接收機提供的系統同步定時信號；②為多徑接收機提供系統同步定時的主定時器輸出的同步信號，是以最早到達接收機的路徑的信號為基準。
3.根據權利要求1所述的用於TD-SCDMA/3G/4G終端多徑接收合併器，其特徵是①該多徑接收合併器使用1個環形FIFO(先入先出)緩存器，作為數據存儲器RAM，用於保存從各個接收路徑收到的新(I/Q)符號，以及保存對從各路徑接收到的(I/Q)符號的合併結果；②對上述數據存儲器RAM的存儲空間大小的要求，是需要保證多徑接收合併器可完成相對主定時器具有最大遲延的多徑接收信號進行補償；③對於每個接收路徑輸入的符號，多徑接收合併器經過合併處理(與數據存儲器RAM相應的地址空間中保存的原有值相加)，再寫入到數據存儲器RAM中。
4.根據權利要求1所述的用於TD-SCDMA/3G/4G終端多徑接收合併器，其特徵是①根據來自主定時器的新(I/Q)符號指示，對接收的每一個新(I/Q)符號進行計數，從而獲得多徑接收合併器當前要輸出的I/Q符號(合併後的結果)在上述數據存儲器RAM中的位置，該位置指針記作rd_ram_ptr，保存在多徑接收合併器(讀RAM指針產生器)中；②多徑接收合併器讀數據存儲器RAM的指針rd_ram_ptr初始值為0；之後，對於每一個來自主定時器的新(I/Q)符號指示，rd_ram_ptr加一；③多徑接收合併器輸出的經過合併的數據，是從rd_ram_ptr所指向的數據存儲器RAM的存儲單元中讀出。
5.根據權利要求1所述的用於TD-SCDMA/3G/4G終端多徑接收合併器，其特徵是主定時器所指示的當前(I/Q)符號寫入多徑接收合併器的數據存儲器RAM的地址位置，與多徑接收合併器從數據存儲器RAM中取當前輸出的(已完成合併的)I/Q符號的地址位置，二者之間的偏移量取一個固定值，是多徑接收合併器所允許的(相對主定時器)最大路徑遲延，也是多徑接收合併器所引入的解調時間遲延；②上述多徑接收合併器所允許的最大路徑遲延的數值，由DSP輸入多徑接收合併器，在每一個幀邊界處，DSP更新此值；③如果從某一路徑收到I/Q符號的遲延大於多徑接收合併器所允許的最大路徑遲延的數值，將會產生錯誤組合的數據，在這種情況下該I/Q符號不能被用於合併數據，多徑接收合併器不將該I/Q符號用於合併。
6.根據權利要求1所述的用於TD-SCDMA/3G/4G終端多徑接收合併器，其特徵是來自接收路徑的數據所(合併)寫入數據存儲器RAM的地址(記作wr_ram_ptr)是以下參數的函數各接收路徑發送來的(I/Q)符號的下標(從幀起始位置開始計算)，主定時器指示的當前收到的(I/Q)符號的下標，多徑接收合併器讀數據存儲器RAM的指針rd_ram_ptr，多徑接收合併器所允許的(相對主定時器)最大路徑遲延，用下式計算接收路徑的數據所(合併)寫入RAM的地址指針的值
wr_ram_ptr＝(接收路徑發送來的符號的下標-主定時器指示的當前收到的符號的下標)+(多
徑接收合併器讀數據存儲器RAM的指針+多徑接收合併器所允許的最大路徑遲延)；
在上式中，如果(接收路徑發送來的符號的下標-主定時器指示的當前收到的符號的下標)＞多徑接收合併器所允許的最大路徑遲延，將會產生錯誤組合的數據，在這種情況下該接收路徑不能被用於合併數據。
7.根據權利要求1所述的用於TD-SCDMA/3G/4G終端多徑接收合併器，其特徵是每次收到接收機基帶解調單元復位信號時，多徑接收合併器中所有寄存器的值和數據存儲器RAM的各個存儲單元中的值被重新初始化為0；每次多徑接收合併器從數據存儲器RAM中的rd_ram_ptr取出完成合併的數據並輸出後，rd_ram_ptr所指向的數據存儲器RAM的存儲單元中的值被重新初始化為0。
全文摘要
本申請提出一種技術領先的TD-SCDMA及第三代、第四代移動通信(4G)終端的多徑接收合併器，負責接收來自多徑信號接收機輸出的(I/Q)符號流(含通信信息)，將多徑接收的(I/Q)符號流有效地合併成單路(I/Q)符號流，用於進一步完成基帶解調。該多徑接收合併器是基帶接收機的重要組成部分，基帶接收機主定時器為多徑接收合併器提供系統同步定時信號。該多徑接收合併器使用1個環形FIFO緩存器，作為數據存儲器RAM，用於保存從各個接收路徑收到的新符號，以及保存對從各路徑接收到的符號的合併結果。該多徑接收合併器根據來自主定時器的新(I/Q)符號指示，對接收的每一個新符號進行計數，從而獲得多徑接收合併器當前要輸出的I/Q符號在上述數據存儲器RAM中的位置。主定時器所指示的當前符號寫入多徑接收合併器的數據存儲器RAM的地址位置，與多徑接收合併器從數據存儲器RAM中取當前輸出的I/Q符號的地址位置，二者之間的偏移量取一個固定值，是多徑接收合併器所允許的最大路徑遲延，也是多徑接收合併器所引入的解調時間遲延。來自接收路徑的數據所寫入數據存儲器RAM的地址是各接收路徑發送來的符號的下標、主定時器指示的當前收到的符號的下標、多徑接收合併器讀數據存儲器RAM的指針、多徑接收合併器所允許的最大路徑遲延的函數。
文檔編號H04L25/03GK101127973SQ20061015527
公開日2008年2月20日 申請日期2006年12月18日 優先權日2006年12月18日
發明者李飛波, 許雪琦 申請人:浙江華立通信集團有限公司