基於dbf的都卜勒天氣雷達的小型化高速處理板及處理方法
2023-05-07 16:10:16 4
基於dbf的都卜勒天氣雷達的小型化高速處理板及處理方法
【專利摘要】本發明涉及一種基於DBF的都卜勒天氣雷達的小型化高速處理板，包括在該板上集成的FPGA控制器和第一、二DSP處理器，所述FPGA控制器通過高速光纖與中頻數字接收機的輸出端相連，FPGA控制器通過Link口分別與第一、二DSP處理器雙向通訊，FPGA控制器通過乙太網模塊與終端雙向通訊。本發明還公開了一種基於DBF的都卜勒天氣雷達的小型化高速處理板的處理方法。本發明解決了多路陣元A/D採樣之後數據率高IQ信號處理的難題，通過百兆網W5300實現乙太網通信接口，該高速處理板採用DSP+FPGA的架構，具有成本低、傳輸和處理速度快、設備量少、體積小、功能強、便於安裝等多方面優點。
【專利說明】基於DBF的都卜勒天氣雷達的小型化高速處理板及處理方 法
【技術領域】
[0001] 本發明涉及數字陣列雷達信號處理【技術領域】，尤其是一種基於DBF的都卜勒天氣 雷達的小型化高速處理板及處理方法。
【背景技術】
[0002] 數字波束形成（DBF)技術是在原來模擬波束形成原理的基礎上，引入數位訊號處 理方法之後建立的一門雷達新技術。這種技術充分利用了陣列天線所檢測到的空間信息， 可以方便的獲取超分辨和低副瓣的性能、實現波束掃描。DBF的出現於發展既是現代電子戰 隊雷達需求牽引的結果，也是雷達技術和其它相關領域技術進步的產物。在波束形成的實 際應用中，多波束系統由於數據率高，作用距離遠，且波束窄，抗幹擾能力強的優點，在雷達 通信系統中有著廣泛的應用。通過DBF實現的多波束形成系統有著可同時產生多個獨立可 控波束而不損失信噪比，由於DBF在基帶上保存了全部天線陣單元信號的信息，因而可以 通過數位訊號處理的方法對陣列信號進行處理，因此將波束形成理論用工程來實現對推進 國防建設有著極其重要的現實意義。
[0003] 由於DBF體制的雷達同時接收多路陣元的IQ信號送往DBF信號處理器，因此高速 數據總線及其網際網路是決定DBF處理器系統性能的關鍵因素，由於要進行DBF運算，因此 硬體處理的速度也影響雷達的工程實現，現有的天氣雷達小型化處理板存在傳輸和處理的 速度低的缺陷。
【發明內容】
[0004] 本發明的首要目的在於提供一種成本低、傳輸和處理速度快的基於DBF的都卜勒 天氣雷達的小型化高速處理板。
[0005] 為實現上述目的，本發明採用了以下技術方案：一種基於DBF的都卜勒天氣雷達 的小型化高速處理板，包括在該板上集成的FPGA控制器和第一、二DSP處理器，所述FPGA 控制器通過高速光纖與中頻數字接收機的輸出端相連，FPGA控制器通過Link口分別與第 一、二DSP處理器雙向通訊，FPGA控制器通過乙太網模塊與終端雙向通訊，所述第一、二DSP 處理器均採用BWDSP100處理器。
[0006] 所述FPGA控制器的輸入輸出端分別與第一SRAM外部存儲晶片、第二SRAM外部存 儲晶片、Flash存儲器、EEPR0M存儲器、GPI0 口相連。
[0007] 所述第一DSP處理器與第二DSP處理器之間通過Link口雙向通訊，第一DSP處理 器的輸入輸出端與第一DDR2SDRAM外部存儲晶片相連，第二DSP處理器的輸入輸出端與第 二DDR2SDRAM外部存儲晶片相連。
[0008] 所述FPGA控制器採用EP2SGX90晶片。
[0009] 所述FPGA控制器通過第一、二高速光纖與中頻數字接收機的輸出端相連，通過第 三高速光纖與校正模塊相連，通過第四高速光纖與備份存儲器相連。
[0010] 本發明的另一目的在於提供一種基於DBF的都卜勒天氣雷達的小型化高速處理 板的處理方法，該方法包括： 在工作模式下，FPGA控制器接收第一、二高速光纖的IQ數據，完成DBF運算後，將數據 通過Link口發送給第一DSP處理器，由第一DSP處理器完成脈衝壓縮，第一DSP處理器將 數據通過總線按Fr存儲在第一DDR2SDRAM外部存儲晶片中，第二DSP處理器分段讀取第 一DDR2SDRAM外部存儲晶片中存儲的數據進行運動補償、雜波抑制、氣象要素的估計，在一 個CPI計算完成後，通過Link口將數據發送給FPGA控制器，FPGA控制器通過乙太網模塊 將結果數據發送給終端； 在接收校正模式下，FPGA控制器接收第一、二高速光纖的IQ數據，將數據通過Link口 發送給第一DSP處理器，由第一DSP處理器完成32路接收校正係數的運算，第一DSP處理 器將接收校正係數發送給FPGA控制器，由FPGA控制器將接收校正係數保存在EEPR0M存儲 器中，作為下一次開機的初始化值，FPGA控制器同時將校正係數通過乙太網模塊發送給終 端； 在發射校正模式下，FPGA控制器接收第三高速光纖的IQ數據，將數據通過Link口發 送給第一DSP處理器，由第一DSP處理器完成32路發射校正係數的運算，第一DSP處理器 將發射校正係數發送給FPGA控制器，由FPGA控制器將發射校正係數保存在EEPR0M存儲器 中，作為下一次開機的初始化值，FPGA控制器同時將校正係數通過第三高速光纖發送給T/ R組件，且通過乙太網模塊發送給終端。
[0011] 所述FPGA控制器在正常運算的同時，將DBF運算後的數據通過第四高速光纖發送 給備份存儲器，FPGA控制器對於某一方向的數字波束形成要完成下列DBF運算：
【權利要求】
1. 基於DBF的都卜勒天氣雷達的小型化高速處理板，其特徵在於：包括在該板上集成 的FPGA控制器和第一、二DSP處理器，所述FPGA控制器通過高速光纖與中頻數字接收機的 輸出端相連，FPGA控制器通過Link 口分別與第一、二DSP處理器雙向通訊，FPGA控制器通 過乙太網模塊與終端雙向通訊，所述第一、二DSP處理器均採用BWDSP100處理器。
2. 根據權利要求1所述的基於DBF的都卜勒天氣雷達的小型化高速處理板，其特徵在 於：所述FPGA控制器的輸入輸出端分別與第一 SRAM外部存儲晶片、第二SRAM外部存儲芯 片、Flash存儲器、EEPROM存儲器、GPIO 口相連。
3. 根據權利要求1所述的基於DBF的都卜勒天氣雷達的小型化高速處理板，其特徵在 於：所述第一 DSP處理器與第二DSP處理器之間通過Link 口雙向通訊，第一 DSP處理器的 輸入輸出端與第一 DDR2 SDRAM外部存儲晶片相連，第二DSP處理器的輸入輸出端與第二 DDR2 SDRAM外部存儲晶片相連。
4. 根據權利要求1所述的基於DBF的都卜勒天氣雷達的小型化高速處理板，其特徵在 於：所述FPGA控制器採用EP2SGX90晶片。
5. 根據權利要求1所述的基於DBF的都卜勒天氣雷達的小型化高速處理板，其特徵在 於：所述FPGA控制器通過第一、二高速光纖與中頻數字接收機的輸出端相連，通過第三高 速光纖與校正模塊相連，通過第四高速光纖與備份存儲器相連。
6. 基於DBF的都卜勒天氣雷達的小型化高速處理板的處理方法，其特徵在於該方法 包括： 在工作模式下，FPGA控制器接收第一、二高速光纖的IQ數據，完成DBF運算後，將數據 通過Link 口發送給第一 DSP處理器，由第一 DSP處理器完成脈衝壓縮，第一 DSP處理器將 數據通過總線按Fr存儲在第一 DDR2 SDRAM外部存儲晶片中，第二DSP處理器分段讀取第 一DDR2 SDRAM外部存儲晶片中存儲的數據進行運動補償、雜波抑制、氣象要素的估計，在一 個CPI計算完成後，通過Link 口將數據發送給FPGA控制器，FPGA控制器通過乙太網模塊 將結果數據發送給終端； 在接收校正模式下，FPGA控制器接收第一、二高速光纖的IQ數據，將數據通過Link 口 發送給第一 DSP處理器，由第一 DSP處理器完成32路接收校正係數的運算，第一 DSP處理 器將接收校正係數發送給FPGA控制器，由FPGA控制器將接收校正係數保存在EEPROM存儲 器中，作為下一次開機的初始化值，FPGA控制器同時將校正係數通過乙太網模塊發送給終 端； 在發射校正模式下，FPGA控制器接收第三高速光纖的IQ數據，將數據通過Link 口發 送給第一 DSP處理器，由第一 DSP處理器完成32路發射校正係數的運算，第一 DSP處理器 將發射校正係數發送給FPGA控制器，由FPGA控制器將發射校正係數保存在EEPROM存儲器 中，作為下一次開機的初始化值，FPGA控制器同時將校正係數通過第三高速光纖發送給T/ R組件，且通過乙太網模塊發送給終端。
7. 根據權利要求6所述的處理方法，其特徵在於：所述FPGA控制器在正常運算的同 時，將DBF運算後的數據通過第四高速光纖發送給備份存儲器，FPGA控制器對於某一方向 的數字波束形成要完成下列DBF運算：
這裡f(t)為目標接收信息；k為波束號；d為陣元間距八為發射載波波長；a為目標 信號相對天線陣面法線的入射角；n為第n通道;W為加權係數；C為校正參數；Q反映波束 指向；j表示複數的虛部；C (n)是校正係數，N是信號的樣本數。
8. 根據權利要求6所述的處理方法，其特徵在於：所述第一 DSP處理器進行如下運算：首先，程序初始化，判斷CPI是否中斷，若中斷，則取控制字，否則返回判斷CPI是否中斷；取 控制字後，判斷是否處於校正模式，若處於校正模式，則啟動數據接收，進行校正運算，輸出 校正結果後返回判斷CPI是否中斷；若非處於校正模式，則判斷是否改變波束指向，若波束 指向改變，則計算波束形成權後輸出，否則，判斷Tr是否中斷；在輸出波束形成權後，判斷 Tr是否中斷，若中斷，則啟動數據接收，進行脈衝壓縮後寫入第一 DDR2 SDRAM外部存儲芯 片，否則，返回判斷Tr是否中斷；在寫入第一 DDR2 SDRAM外部存儲晶片後，判斷CPI是否結 束，若結束，則返回判斷CPI是否中斷，否則，返回判斷Tr是否中斷。
9. 根據權利要求6所述的處理方法，其特徵在於：所述第二DSP處理器進行如下運算：首先，程序初始化，判斷CPI是否中斷，若中斷，則取控制字，否則，返回判斷CPI是否中斷； 取控制字後，判斷是否處於校正模式，若處於校正模式，則返回判斷CPI是否中斷，否則，判 斷FCPI是否中斷；若FCPI中斷，則讀第二DDR2 SDRAM外部存儲晶片，否則返回判斷FCPI 是否中斷；在讀第二DDR2 SDRAM外部存儲晶片之後，依次進行運動補償、雜波抑制和譜矩 估計，再判斷CPI是否結束，若結束，則輸出Z、V、W後返回判斷CPI是否中斷，否則，返回判 斷FCPI是否中斷。
【文檔編號】G05B19/042GK104331008SQ201410570693
【公開日】2015年2月4日 申請日期:2014年10月23日 優先權日:2014年10月23日
【發明者】崔揚, 唐瑾 申請人:安徽四創電子股份有限公司