耗盡型柵極襯底凸出的P型MOS管的製造方法與流程

2023-05-16 08:37:51 4

本發明涉及集成電路製造領域，具體涉及一種耗盡型柵極襯底凸出的P型MOS管的製作方法。

背景技術：

在現有技術中，MOS管的尺寸越做越小，耗盡型的P型MOS管的尺寸過小，則電晶體的柵極控制電流也很小，不易於調整，則控制精度很差。

技術實現要素：

針對現有技術的不足，本發明公開了一種耗盡型柵極襯底凸出的P型MOS管的製作方法。

本發明的技術方案如下：

一種耗盡型柵極襯底凸出的P型MOS管的製造方法，包括以下步驟：

步驟1、在晶圓上之上進行磷離子注入過程，形成N型摻雜的矽襯底；

步驟2、進行淺槽隔離工藝，刻蝕隔離槽，之後再隔離槽之內進行氧化物填充過程，最後進行氧化物平坦化的過程。

步驟3、進行柵襯底凸出部分的刻蝕過程；首先在步驟2所得到的結構上，生長一層N型摻雜的矽，其高度與柵襯底凸出部分的高度相等；之後通過光刻膠將柵襯底部分覆蓋；最後通過刻蝕技術，將除光刻膠之外的地方刻蝕。

步驟4、進行P型摻雜層的注入，此步驟的注入過程為超淺結注入硼離子。

步驟5、生長多晶矽柵；首先生長柵氧化層，之後沉積多晶矽，並通過光科技術將多晶矽柵部分覆蓋，最後通過刻蝕技術，將除光刻膠之外的地方刻蝕。

步驟6、形成側牆；首先沉積一層二氧化矽，之後使用幹法離子刻蝕技術除掉除去側牆部分之外的二氧化矽。

步驟7、進行源、漏注入工藝；注入硼離子，形成源極和漏極的P型摻雜區域。

本發明的有益技術效果是：

在本發明所述的方法生長的結構中，柵極的襯底向上凸出，可於電路的兩側控制電路的接通與斷開。這種設計可以大幅改善電路控制並減少漏電流 (leakage)，也可以大幅縮短電晶體的閘長。且本發明增加了連接源區和漏區的摻雜層，使得P型摻雜的源區和漏區更易導通。

附圖說明

圖1是本發明的結構圖。

具體實施方式

圖1是本發明的結構圖。如圖1所示，本發明包括矽襯底1。矽襯底1的兩端為矽氧化物製成的隔離區3。隔離區3和矽襯底1之間有一層過渡層2。矽襯底1的正中間為多晶矽柵5。多晶矽柵5的底部為向上凸起狀。多晶矽柵5的底部和矽襯底1之間有一層二氧化矽7。多晶矽柵5的頂部由一層鈦多晶矽化物6。多晶矽柵5和隔離區3之間、矽襯底1之內有P型摻雜的源區8和漏區4。多晶矽柵5的兩側有側牆9。在多晶矽柵5的底部、矽襯底1之中，有將源區8和漏區4連接在一起的P型摻雜層10。

本發明的製造流程為：

步驟1、在晶圓上之上進行磷離子注入過程，形成N型摻雜的矽襯底1；

步驟2、進行淺槽隔離工藝，刻蝕隔離槽，之後再隔離槽之內進行氧化物填充過程，最後進行氧化物平坦化的過程。

步驟3、進行柵襯底凸出部分的刻蝕過程；首先在步驟2所得到的結構上，生長一層N型摻雜的矽，其高度與柵襯底凸出部分的高度相等；之後通過光刻膠將柵襯底部分覆蓋；最後通過刻蝕技術，將除光刻膠之外的地方刻蝕。

步驟4、進行P型摻雜層10的注入，此步驟的注入過程為超淺結注入硼離子。

步驟5、生長多晶矽柵4；首先生長柵氧化層，之後沉積多晶矽，並通過光科技術將多晶矽柵4部分覆蓋，最後通過刻蝕技術，將除光刻膠之外的地方刻蝕。

步驟6、形成側牆9；首先沉積一層二氧化矽，之後使用幹法離子刻蝕技術除掉除去側牆部分之外的二氧化矽。

步驟7、進行源、漏注入工藝；注入硼離子，形成源極4和漏極8的P型摻雜區域。

以上所述的僅是本發明的優選實施方式，本發明不限於以上實施例。可以理解，本領域技術人員在不脫離本發明的精神和構思的前提下直接導出或聯想到的其他改進和變化，均應認為包含在本發明的保護範圍之內。