路由器流量管理晶片緩存管理實現方法與結構的製作方法

2023-05-16 07:38:36 2

專利名稱：路由器流量管理晶片緩存管理實現方法與結構的製作方法
技術領域：
本發明涉及一種T比特核心路由器流量管理晶片緩存管理實現方法與結構。
背景技術：
路由器作為網際網路的核心設備，隨著網絡容量與業務不斷地快速增長，其接口速率已經迅速從OC-48(2.5GBPS)增加到OC-192(10GBPS)。而T比特路由器作為下一代網路設備的核心，必須能與接口速率匹配，實現OC-192(10GBPS)速率的線速處理。這對整個系統的轉發引擎，緩存管理以及隊列調度都有很高的要求。流量管理晶片作為T比特路由器的核心晶片，要實現對2.5GBPS～10GBPS數據的流量管理，其中包括報文的切片與重組，數據緩存，隊列管理與調度，流量整形等的管理，可見，流量管理晶片在整個路由器中處於核心地位。
流量管理晶片為了實現內部報文的高速轉發處理，一般把數據報文切成固定長度的Cell(基本單元)進行處理。流量管理晶片在上行方向(指從MAC/Framer器件到交換網方向)從MAC/Framer(介質訪問控制器/成幀器)晶片接收數據報文，把報文切成固定長度的Cell(基本單元)，通過緩存管理模塊把切片後的Cell(基本單元)數據寫入數據緩存中。在完成報文的協議處理後，根據隊列調度的結果，把Cell(基本單元)數據從數據緩存中讀出來，封裝成Cframe(通用交換網接口幀)發送給交換網。流量管理晶片在下行方向(指從交換網到MAC/Framer方向)接收從交換網發送過來的CFrame(通用交換網接口幀)，剝掉CFrame(通用交換網接口幀)頭後，把Cell(基本單元)數據通過緩存管理模塊寫入到下行緩存中，並把Cell(基本單元)重組為完整的數據包，加入到下行隊列中。然後根據隊列調度結果把報文數據從下行緩存中讀出來，完成報文頭的修改後，發送給MAC/Framer(介質訪問控制器/成幀器)晶片，完成數據報文的處理過程。在此過程中，流量管理晶片在上下行兩個處理方向上，都要進行報文到數據緩存的寫入和讀出操作，這樣緩存管理模塊提供的緩存帶寬必須為數據帶寬的2倍。但是由於流量管理晶片對數據緩存的訪問是按照固定長度的Cell(基本單元)進行的，緩存帶寬存在切片損失，對於報文長度為Cell(基本單元)長度加一的數據包，要實現報文的線速處理，緩存管理模塊提供的緩存帶寬必須為數據帶寬的4倍。可見，數據流量的加大，對緩存帶寬的要求也更高。
數據緩存可以使用SRAM(靜態可讀寫存儲器)或者DRAM(動態可讀寫存儲器)作為存儲器，SRAM(靜態可讀寫存儲器)控制器設計簡單，能夠提供很高的讀寫帶寬，但是容量有限，價格高，因此使用也比較少。而DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)(通過在時鐘的上升沿和下降沿傳輸數據，可以提供很高的數據帶寬，巨大的緩存容量與相對較低的價格，因此其使用較廣，但是，在使用DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)作為緩存時，控制器在對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的一次讀寫訪問時，是先向DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)發出一個Active(激活)命令，給出Bank(存儲體)地址和行地址，然後向DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)發出讀或寫命令，在讀命令完成後還要Precharge(欲充電)操作，在寫命令完成後，是寫恢復操作和Precharge(欲充電)操作。在Precharge(欲充電)(欲充電)操作完成後才能進行下一次讀寫操作。根據DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的定時參數，從Active(激活)命令到發出讀寫命令需要間隔一定的時間，寫恢復操作和Precharge(欲充電)操作也要佔用一定的時間，這樣導致DDRSDRAM(雙倍數據速率同步動態可讀寫存儲器)的總線利用率很低。而且，在Cell(基本單元)長度一定的情況下，如果簡單地增加DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)數據總線寬度來提高帶寬，由於總線上傳輸數據所佔的周期數減少，會導致DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的帶寬利用率更低，不能滿足T比特路由器對緩存帶寬的需求。

發明內容
針對上述普通路由器流量管理晶片緩存管理實現方法所存在的問題和不足，本發明的目的是提供一種可滿足T比特核心路由器流量管理晶片需求的緩存管理實現方法與結構。同時，當RAM(動態存儲器)是SDRAM(同步動態可讀寫存儲器)或DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)時，將其控制器設計為四個Bank(存儲體)輪循的讀寫方式。
本發明是這樣實現的一種路由器流量管理晶片緩存管理實現方法，其中，所述流量管理晶片採用兩組RAM(動態存儲器)作為其緩存，該兩組RAM(動態存儲器)的控制器共用讀寫命令FIFO(先進先出)模塊，所述方法包括以下步驟緩存管理模塊收到讀命令後，通過其內的選擇管理模塊判斷其欲訪問的數據地址信息並將該讀命令掛起，若在收到下一次讀命令之前沒有收到寫命令，則該讀命令被寫入所述命令FIFO(先進先出)中；緩存管理模塊收到寫命令後，通過選擇管理模塊判斷有無被掛起的讀命令，若有，則確定該寫命令把數據寫入與讀命令欲訪問的相反的那個RAM(動態存儲器)中，並將讀寫命令一起寫入命令FIFO(先進先出)中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個RAM(動態存儲器)中，並將該寫命令寫入命令FIFO(先進先出)模塊中，同時將數據寫入哪個RAM(動態存儲器)中的信息記錄在所述緩存管理數據結構中。
各RAM(動態存儲器)控制器根據FIFO(先進先出)中的命令，讀寫數據。
進一步地，數據為固定大小的Cell(基本單元)。
進一步地，所述RAM(動態存儲器)可以是SRAM(靜態可讀寫存儲器)、DRAM(動態可讀寫存儲器)、SDRAM(同步動態可讀寫存儲器)或DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)。
一種路由器流量管理晶片緩存管理結構，包括有緩存管理模塊、FIFO(先進先出)模塊、RAM(動態存儲器)及RAM(動態存儲器)控制器，其特徵在於，所述RAM(動態存儲器)及RAM(動態存儲器)控制器為兩組，所述兩RAM(動態存儲器)的控制器共接於讀寫命令FIFO(先進先出)模塊，該FIFO(先進先出)模塊與緩存管理模塊連接。
進一步地，所述緩存管理模塊與FIFO(先進先出)模塊之間還連接有選擇管理模塊；所述緩存管理模塊接收到讀寫請求，通過選擇管理模塊判斷其欲訪問的數據地址信息並將該讀命令掛起，若在收到下一次讀命令之前沒有收到寫命令，該讀命令被寫入所述命令FIFO(先進先出)模塊中；所述緩存管理模塊接收到寫命令，通過選擇管理模塊判斷有無被掛起的讀命令，若有，則確定該寫命令把數據寫入與讀命令欲訪問的相反的那個RAM(動態存儲器)中，並將讀寫命令寫入命令FIFO(先進先出)模塊中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個RAM(動態存儲器)中，並將該寫命令寫入命令FIFO(先進先出)模塊中，同時將數據寫入哪個RAM(動態存儲器)中的信息記錄在所述緩存管理數據結構中；各RAM(動態存儲器)控制器根據FIFO(先進先出)中的命令，讀寫數據。包括有緩存管理模塊、FIFO(先進先出)模塊、RAM(動態存儲器)及RAM(動態存儲器)控制器，其特徵在於，所述兩RAM(動態存儲器)的控制器共接於讀寫命令FIFO(先進先出)模塊，該FIFO(先進先出)模塊與緩存管理模塊連接；緩存管理模塊收到讀命令後判斷其欲拜訪的數據地址信息並將該讀命令掛起，若在一定的時鐘周期內沒有寫命令，該讀命令被寫入所述命令FIFO(先進先出)模塊中；緩存管理模塊收到寫命令，判斷有無被掛起的讀命令，若有，則確定該寫命令把數據寫入與讀命令欲拜訪的相反的那個RAM(動態存儲器)中，並將讀寫命令寫入命令FIFO(先進先出)模塊中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個RAM(動態存儲器)中，並將該寫命令寫入命令FIFO(先進先出)模塊中，同時將數據寫入哪個RAM(動態存儲器)中的信息返回給所述緩存管理模塊，並記錄在所述緩存管理數據結構中。RAM(動態存儲器)控制器根據FIFO(先進先出)中的命令，讀寫數據。
進一步地，所述RAM(動態存儲器)可以是SRAM(靜態可讀寫存儲器)、DRAM(動態可讀寫存儲器)、SDRAM(同步動態可讀寫存儲器)或DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)。
進一步地，所述SDRAM(同步動態可讀寫存儲器)、DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)控制器寫入讀出數據的方式是這樣的控制器按照四個Bank(存儲體)輪循的方式，把一個Cell(基本單元)的數據寫入四個Bank(存儲體)；讀出時亦然，按照四個Bank(存儲體)輪循的方式讀取。
本發明採用兩組RAM(動態存儲器)作為其緩存，並在緩存管理數據結構中增加相應的管理信息，緩存管理模塊在同時收到讀命令和寫命令時，由於緩存管理數據結構已有欲讀取的Cell(基本單元)的地址信息，可以確定Cell(基本單元)數據從哪組RAM(動態存儲器)的哪個地址讀出，這樣，可將欲寫入的Cell(基本單元)寫入另一組RAM(動態存儲器)中。把流量管理晶片對緩存的讀寫操作均勻分配到兩組RAM(動態存儲器)中，從而將帶寬提高為原來的2倍。
另外，若RAM(動態存儲器)是SDRAM(同步動態可讀寫存儲器)或DDRSDRAM(雙倍數據速率同步動態可讀寫存儲器)，本發明對其控制器重新設計，對四個Bank(存儲體)並發操作，其控制器按照四個Bank(存儲體)輪循的方式，把一個Cell(基本單元)的數據寫入四個Bank(存儲體)中，從而屏蔽掉行地址的激活時間和Precharge(欲充電)時間，讀取時亦按該方式進行，從而大大減少數據讀寫時間，獲得了高的帶寬利用率。
由上述兩點有益效果可以看出，採用本發明對Cell(基本單元)進行處理，可大大提高路由器流量管理晶片的緩存帶寬，更適合於T比特路由器。


下面結合附圖，對本發明作出詳細描述。
圖1為本發明的流量管理晶片緩存管理的結構示意圖；圖2示出了本發明所述方法的DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)寫數據方式示意圖；圖3示出了本發明所述方法的DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)讀數據方式示意圖。
具體實施例方式如圖1所示，本發明是這樣對流量管理晶片緩存進行管理的由於流量管理晶片對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的讀寫訪問是對稱的，利用這一特性，使用兩組DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)作為緩存空間，二者地址空間重合，其共用讀寫命令FIFO(先進先出)模塊，這樣，可以把對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的讀寫操作均勻地分配到兩組DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)中，一組DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)進行讀操作，另一組DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)進行寫操作，從而把流量管理晶片的緩存帶寬增加一倍。具體方法如下DDRSEL收到緩存管理模塊發送來的讀命令後，判斷其欲拜訪的Cell(基本單元)地址信息並將該讀命令掛起，若在收到下一次讀命令之前沒有收到寫命令，該讀命令被寫入命令FIFO(先進先出)模塊中；DDRSEL模塊收到寫命令，判斷有無被掛起的讀命令，若有，則確定該寫命令把數據寫入與讀命令欲拜訪的相反的那個DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)中，並將讀寫命令一起寫入命令FIFO(先進先出)模塊中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)中，並將該寫命令寫入命令FIFO(先進先出)模塊中，同時將Cell(基本單元)寫入哪個RAM(動態存儲器)中的信息保存在緩存管理數據結構中。DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的控制器Controller0、Controller1根據FIFO(先進先出)模塊中的命令讀寫Cell(基本單元)。
上述的DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)還可以是RAM(動態存儲器)、SRAM(靜態可讀寫存儲器)、DRAM(動態可讀寫存儲器)、SDRAM(同步動態可讀寫存儲器)等。並且，DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)還有這樣的特性其結構上包含四個Bank(存儲體)，四個Bank(存儲體)可以並發操作。這樣，利用這一特性，對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)控制器按照四個Bank(存儲體)輪循的方式，即把一個Cell(基本單元)的數據寫入四個Bank(存儲體)中，在第四個Bank(存儲體)寫完後，第一個Bank(存儲體)的寫恢復及Precharge(欲充電)已經完畢，可立即開始讀寫下一個Cell(基本單元)數據，從而屏蔽掉行地址的激活時間和Precharge(欲充電)時間，獲得高的帶寬利用率，如圖2、3所示。
如圖1所示，DDRSEL模塊處理對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的讀寫請求。由於讀請求對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的訪問是確定的，即可以確定數據從哪組DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的哪個地址讀出。寫請求則由DDRSEL模塊根據讀的情況確定，並把確定的結果寫入對應的緩存管理數據結構中。為實現對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的讀寫分配，DDRSEL模塊在收到一個讀命令後，該讀命令並不會被立即寫入到DDR命令FIFO(先進先出)中，而是被掛起，只有在收到下一次讀命令之前沒有收到對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的寫命令的情況下，該讀命令才被寫入DDR命令FIFO(先進先出)中；當DDRSEL模塊收到一個寫命令後，則首先檢查有沒有被掛起的讀命令，如果有被掛起的讀命令，則根據讀命令所要訪問的DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)，確定寫命令把Cell(基本單元)寫入相反的DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)中；如果沒有被掛起的讀命令，則寫入與上一次寫命令相反的DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)中，並將Cell(基本單元)寫入哪個RAM中的信息保存在緩存管理數據結構中。DDR命令FIFO(先進先出)存放對DDRSDRAM(雙倍數據速率同步動態可讀寫存儲器)的讀寫命令，兩組DDR控制器Controller0、Controller1根據該命令FIFO(先進先出)對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)進行讀寫操作。
如圖1所示，本發明包括有緩存管理模塊、DDRSEL模塊、DDR Cmd FIFO(先進先出)模塊、兩DDR及其相應的控制器，緩存管理模塊與DDRSEL模塊連接，DDR Cmd FIFO模塊與DDRSEL模塊連接，二DDR控制器均與DDR CmdFIFO模塊連接。緩存管理模塊對DDRSEL模塊發送讀寫命令，DDRSEL處理對DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)(雙數據速率同步動態可讀寫存儲器)的讀寫請求，按DDRSEL模塊中緩存管理數據結構中的控制信息對請求命令進行處理，並將該處理後的命令寫入FIFO(先進先出)模塊中，RAM(動態存儲器)控制器Controller0、Controller1按命令將Cell(基本單元)從相應RAM(動態存儲器)中讀出或寫入。
這裡，DDR可讀寫存儲器還可以是其他類的可讀寫存儲器如普通RAM(動態存儲器)、SRAM(靜態可讀寫存儲器)、DRAM(動態可讀寫存儲器)、SDRAM(同步動態可讀寫存儲器)等。
如果可讀寫存儲器是DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)，則還可利用其控制器對其訪問特性進行設計。一次讀寫訪問是首先向SDRAM(同步動態可讀寫存儲器)或DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)發出一個Active(激活)命令，給出Bank(存儲體)地址和行地址，然後向DDRSDRAM發出讀或者寫命令，在讀命令完成後還要Precharge(欲充電)操作，在寫命令完成後，是寫恢復操作和Precharge(欲充電)操作。在Precharge(欲充電)操作完成後才能進行下一次讀寫操作。根據DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的定時參數，從Active(激活)命令到發出讀寫命令需要間隔一定的時間，寫恢復操作和Precharge(欲充電)操作也要佔用一定的時間，這樣導致DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)的總線利用率很低。由於SDRAM(同步動態可讀寫存儲器)、DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)結構上包含四個Bank(存儲體)，四個Bank(存儲體)可以並發操作。利用這一特性，對SDRAM(同步動態可讀寫存儲器)、DDR SDRAM(雙倍數據速率同步動態可讀寫存儲器)控制器按照四個Bank(存儲體)輪循的方式，即把一個Cell(基本單元)的數據寫入四個Bank(存儲體)中，這樣，在第四個Bank(存儲體)寫完後，第一個Bank(存儲體)的寫恢復及Precharge(欲充電)已經完畢，可開始讀寫下一個Cell(基本單元)數據了，從而屏蔽掉行地址的激活時間和Precharge(欲充電)時間，獲得高的帶寬利用率，如圖2、3所示。
權利要求
1.一種路由器流量管理晶片緩存管理實現方法，其中，所述流量管理晶片採用兩組RAM作為其緩存，該兩組RAM的控制器共用讀寫命令FIFO模塊，所述方法包括以下步驟緩存管理模塊收到讀命令後，通過其內的選擇管理模塊判斷其欲訪問的數據地址信息並將該讀命令掛起，若在收到下一次讀命令之前沒有收到寫命令，則該讀命令被寫入所述命令FIFO中；緩存管理模塊收到寫命令後，判斷有無被掛起的讀命令，若有，則確定該寫命令把數據寫入與讀命令欲訪問的相反的那個RAM中，並將讀寫命令一起寫入命令FIFO中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個RAM中，並將該寫命令寫入命令FIFO模塊中，同時將數據寫入哪個RAM中的信息記錄在所述緩存管理數據結構中。各RAM控制器根據FIFO中的命令，讀寫數據。
2.如權利要求1所述的路由器流量管理晶片緩存管理實現方法，其特徵在於，數據為固定大小的Cell。
3.如權利要求1至3任何一項所述的路由器流量管理晶片緩存管理實現方法，其特徵在於，所述RAM可以是SRAM、DRAM、SDRAM或DDR SDRAM。
4.一種路由器流量管理晶片緩存管理結構，包括有緩存管理模塊、FIFO模塊、RAM及RAM控制器，其特徵在於，所述RAM及RAM控制器為兩組，所述兩RAM的控制器共接於讀寫命令FIFO模塊，該FIFO模塊與緩存管理模塊連接。
5.如權利要求4所述的路由器流量管理晶片緩存管理結構，其特徵在於，所述緩存管理模塊與FIFO模塊之間還連接有選擇管理模塊；所述緩存管理模塊接收到讀寫請求，通過選擇管理模塊判斷其欲訪問的數據地址信息並將該讀命令掛起，若在收到下一次讀命令之前沒有收到寫命令，該讀命令被寫入所述命令FIFO模塊中；所述緩存管理模塊接收到寫命令，通過選擇管理模塊判斷有無被掛起的讀命令，若有，則確定該寫命令把數據寫入與讀命令欲訪問的相反的那個RAM中，並將讀寫命令寫入命令FIFO模塊中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個RAM中，並將該寫命令寫入命令FIFO模塊中，同時將數據寫入哪個RAM中的信息返回給所述選擇管理模塊，並記錄在所述緩存管理數據結構中；各RAM控制器根據FIFO中的命令，讀寫數據。
6.如權利要求4或5所述的路由器流量管理晶片緩存管理結構，其特徵在於，所述RAM可以是SRAM、DRAM、SDRAM或DDR SDRAM。
7.如權利要求6所述的路由器流量管理晶片緩存管理結構，其特徵在於，所述SDRAM、DDR SDRAM控制器寫入讀出數據的方式是這樣的控制器按照四個Bank輪循的方式，把一個Cell的數據寫入四個Bank；讀出時亦然，按照四個Bank輪循的方式讀取。
全文摘要
本發明公開了一種T比特核心路由器流量管理晶片緩存管理實現方法與結構。緩存管理模塊收到讀命令後，判斷欲訪問的數據地址信息並將該讀命令掛起，若在收到下一次讀命令之前沒有收到寫命令，則該讀命令被寫入命令FIFO中；緩存管理模塊收到寫命令後，判斷有無被掛起的讀命令，確定該寫命令把數據寫入與讀命令欲訪問的相反的那個RAM中，並將讀寫命令一起寫入命令FIFO中，若無，則確定該寫命令把數據寫入與前次寫命令寫入的相反的那個RAM中，並將該寫命令寫入命令FIFO模塊中，各RAM控制器根據FIFO中的命令，讀寫數據。本發明採用兩組RAM作為其緩存，從而將帶寬提高為原來的2倍。
文檔編號G06F12/00GK1529243SQ0313473
公開日2004年9月15日 申請日期2003年9月29日 優先權日2003年9月29日
發明者王新柱, 朱天文 申請人:港灣網絡有限公司