一種硬體加速器及晶片的製作方法
2023-05-17 14:13:41 1
一種硬體加速器及晶片的製作方法
【專利摘要】本發明實施例公開一種硬體加速器及晶片，所述硬體加速器包括：接口電路和耦合到所述接口電路的加速器核；所述接口電路用於接收第一任務請求，對所述第一任務請求進行解碼，以獲取標識信息，並根據所述標識信息，將所述第一任務請求配置到與所述標識信息匹配的一個FIFO隊列中；所述調度控制器用於從所述至少兩個通道組中確定在第n周期內存在待處理的至少一個第二任務請求的目標通道組，並接收所述加速器核反饋與所述目標通道組分別對應的時間參數，根據所述時間參數以及加權輪詢算法，對所述目標通道組中的所述至少一個第二任務請求進行調度；所述加速器核用於響應調度後的所述至少一個第二任務請求。本發明實施例所提供的硬體加速器有效地實現了配置過程的隔離，避免了相互影響。
【專利說明】-種硬體加速器及巧片
【技術領域】
[0001] 本發明設及通信領域，尤其設及一種硬體加速器及巧片。
【背景技術】
[0002] 目前，人們已經開發了各種類型的硬體加速器來加速計算機系統中某些功能的執 行，例如，圖形加速器，其原理就是將全部或者部分的圖形功能從處理器卸載到專用的硬體 加速器上，相比處理器而言，專用的硬體加速器能夠在更短的時間內執行該些圖形功能。此 夕F，還包括其他類型的硬體加速器，像用於處理可擴展標記語言的加速器、用於執行壓縮和 解壓縮的加速器，用於執行浮點運算的浮點處理器，W及用於執行加密和解密的加速器等； 總之，可W執行處理器分配的功能的任何硬體都可W視為硬體加速器。
[0003] 在無線通信技術中，為了減輕基帶巧片內的基帶處理器的壓力，現有的基站 中的基帶巧片通常採用算法加速器來執行部分算法功能，隨著無線通信技術的發展， 越來越多的基帶巧片需要同時支持多個通信制式，包括但不限於全球移動通信系統 (Global System for Mobile Communications, GSM)、通用移動通信系統（Universal Mobile Telecommunications System，UMTS)、時分雙工-長其月演進(Time division duplexing-long term evolution，TDD-LTE)、步巧分雙工-長期演進（Frequency division duplexing-long term evolution,抑D-LTE：)等制式，為了同時支持多種通信制式的算法處 理，現有的基帶巧片中的算法加速器普遍採用共模加速器，例如桐時支持UMTS制式和LTE 制式的共模算法加速器、同時支持GSM制式和LTE制式的共模算法加速器等，此外，即使算 法加速器只支持LTE制式，通常也是既支持TOD-LTE制式的算法處理，也支持抑D-LTE制式 的算法處理，從功能實現角度來說，支持LTE制式的算法加速器也屬於共模加速器。
[0004] 現有技術中，如圖1所示的，已經開發了包括共模加速器在內的基帶巧片，也可W 稱為多模基帶片上系統（system on chip, S0C)，其中單個基帶巧片僅支持單制式，例如：僅 支持UMTS制式或者僅支持LTE制式，但該種包括共模加速器在內的基帶巧片並不支持巧片 級別的多模並發，針對多模並發場景，需要採用多個基帶巧片組合的方案來實現單板（也 稱為印刷電路板）級別的的多模並發，該種方案既浪費了每顆基帶巧片內多模加速器的處 理能力，又因為使用了多顆基帶巧片，增加了基站單板的成本。
[0005] 進一步地，如圖2所示，現有技術提供了另一種支持多模並發的S0C巧片，其中，各 個單/多模算法加速器通過各自的加速器接口 W及總線，禪合到基帶處理器，基帶處理器 的各個處理器核分別負責不同的通信制式，每種通信制式對應一個單模加速器，例如；GSM 算法加速器，UMTS算法加速器，TOD/抑化TE算法加速器等，而共模加速器，例如本L共模 算法加速器核，則可W由多個處理器核同時使用。然而，在不同的場景下，為了保證共模加 速器對不同通信制式的任務請求保持預期的處理能力，各個處理器核之間需要進行相互通 信，來平衡各種通信制式間對於共模加速器的處理能力的利用，該個時候，如果負責不同通 信制式的處理器核訪問一個共模加速器的寄存器空間，就需要保證各種通信制式間不能互 相影響，否則，一旦出現訪問錯誤，會導致另一個通信制式的寄存器參數被修改，即一個通 信制式的錯誤影響了另一個通信制式的工作，此外，對於共模加速器處理某一個通信制式 的任務時所輸出的數據、消息、中斷等，也要保證不能佔用另外一個通信制式的資源，例如 數據空間、中斷編號等，否則會導致另外一個通信制式出錯。由此可見，各個處理器核之間 的通信過程將會相當複雜，並且極易出錯。
【發明內容】
[0006] 本發明實施例提供一種硬體加速器及巧片，通過硬體加速器自身的接口電路進行 多種通信制式間的負載均衡，而不需要處理器核之間進行複雜的通信來實現負載均衡。
[0007] 第一方面，本發明提供了一種硬體加速器，包括：接口電路和禪合到所述接口電路 的加速器核；所述接口電路包括；輸入/輸出（I/O)接口、隊列管理器和調度控制器；所述 I/O接口用於接收第一任務請求，所述第一任務請求攜帶有用於指示所述第一任務請求所 屬的通信制式W及優先級的標識信息；所述隊列管理器包括：解碼電路，W及至少兩個通 道組，所述至少兩個通道組分別與預設的至少兩種通信制式對應，且每個通道組對應一種 通信制式，其中任一通道組包括至少一個先入先出（FIFO)隊列，所述至少一個FIFO隊列分 別與預設的至少一個優先級對應；所述解碼電路用於對所述第一任務請求進行解碼，W獲 取所述標識信息，並根據所述標識信息，將所述第一任務請求配置到與所述標識信息匹配 的一個FIFO隊列中；所述調度控制器用於從所述至少兩個通道組中確定在第n周期內存在 待處理的至少一個第二任務請求的目標通道組，並接收所述加速器核反饋與所述目標通道 組分別對應的時間參數，根據所述時間參數W及加權輪詢算法，對所述目標通道組中的所 述至少一個第二任務請求進行調度，其中，第n周期為所述調度控制器對所述至少兩個通 道組中的任務請求進行周期性調度時的任意一個周期，n為自然數；所述加速器核用於響 應調度後的所述至少一個第二任務請求。
[000引在第一方面的第一種可能的實施方式中，當所述標識信息包括虛擬機標識符第一 VMID W及優先權標識符PID時，其中，所述第一 VMID指示了所述第一任務請求所屬的通信 制式，所述PID指示了所述第一任務請求的優先級；所述解碼電路具體用於根據所述第一 VMID和所述PID，查詢預設的第一地址表，確定與所述第一 VMID和所述PID匹配的FIFO隊 列，並將所述第一任務請求配置到所述匹配的FIFO隊列中，其中，所述第一地址表包括了 所述至少兩個通道組中的各個FIFO隊列與預設的VMID W及PID之間的對應關係。
[0009] 在第一方面的第二種可能的實施方式中，當所述標識信息包括VMID W及屬性標 識且所述至少一個FIFO隊列還分別與預設的屬性標識相對應時，其中，所述VMID指示了所 述第一任務請求所屬的通信制式，所述屬性標識指示了所述第一任務請求的屬性；所述譯 碼電路具體用於根據所述VMID和所述屬性標識，查詢預設的第二地址表，確定與所述VMID 和所述屬性標識匹配的FIFO隊列，並將所述第一任務請求配置到與所述VMID和所述屬性 標識匹配的FIFO隊列中，其中，所述第二地址表包括了所述至少兩個通道組中的各個FIFO 隊列與預設的VMID W及屬性標識之間的對應關係。
[0010] 結合第一方面或者第一方面的第一種可能的實施方式或者第一方面的第二種可 能的實施方式，在第=種可能的實施方式中，所述調度控制器包括：控制單元，調度單元，選 擇單元；所述選擇單元用於對所述至少兩個通道組進行輪詢，W從所述至少兩個通道組中 確定所述目標通道組；所述控制單元用於接收所述加速器核反饋的與所述目標通道組分別 對應的時間參數delayi，並根據下述公式計算所述目標通道組各自的權值，
[0011] Wi= Duration 1= Duration +delayi/Ratei
[0012] 其中，Wi為所述目標通道組中的任一通道組i的權值，Duration;為通道組i中的 任務請求在第n周期內的累積處理時間，Duratiorv為通道組i中的任務請求在第n-1周 期內的累積處理時間，delayi為在第n-1周期內，通道組i中的每一個任務請求在所述加速 器核中的處理時間，Rate;為所述加速器核預先給所述至少兩個通道組分配處理能力時，分 配給通道組i的處理能力所佔的比例，i為正整數；所述調度單元，用於讀取所述目標通道 組在第n周期內待處理的所述至少一個第二任務請求，基於所述目標通道組各自的權值， 對所述至少一個第二任務請求進行加權輪詢調度，並將調度後的所述至少一個第二任務請 求發送給所述加速器核。
[0013] 結合第一方面的第=種可能的實施方式，在第四種可能的實施方式中，，所述選擇 單元具體用於對所述至少兩個通道組的所有FIFO隊列進行輪詢，或者，用於並行地對所述 至少兩個通道組中的各個通道組進行輪詢，W從所述至少兩個通道組中確定所述目標通道 組。
[0014] 結合第一方面的第=種可能的實施方式或者第一方面的第四種可能的實施方式， 在第五種可能的實施方式中，所述調度單元對所述至少一個第二任務請求進行加權輪詢調 度時，是根據所述目標通道組各自的權值的大小，按照從小到大的方式進行調度的。
[0015] 結合第一方面的第=種可能的實施方式或者第一方面的第四種可能的實施方式 或者第一方面的第五種可能的實施方式，在第六種可能的實施方式中，所述調度單元具體 包括；多路選擇開關和調度電路；所述多路選擇開關用於分別將所述目標通道組各自的權 值轉化為控制信號，按照所述目標通道組各自的權值大小，W從小到大的順序依次將每個 目標通道組中的第二任務請求選通後發送給所述調度電路；所述調度電路用於基於優先級 和/或輪詢的調度方式，分別將每個目標通道組中的第二任務請求調度給所述加速器核。
[0016] 結合第一方面的第一種可能的實施方式至第六種可能的實施方式中的任意一種 實施方式，在第走種可能的實施方式中，所述加速器核還用於在第n周期內統計每個任務 請求的時間參數，並在第n+1周期內反饋給所述調度控制器，W便所述調度控制器進行下 一次調度。
[0017] 結合第一方面的第一種可能的實施方式至第走種可能的實施方式中的任意一種 實施方式，在第八種可能的實施方式中，所述接口電路還包括中斷控制器W及中斷接口，所 述中斷控制器中包括至少兩個中斷單元，所述至少兩個中斷單元與所述至少兩種通信制式 一一對應，其中任一中斷單元用於接收所述加速器核發出的中斷信息，並通過查詢預設的 中斷信息表，獲取與所述中斷信息對應的VMID，若所述中斷信息對應的VMID與所述任一 中斷單元對應通道組的預設的VMID相等，則通過所述中斷接口發出所述中斷信息，若不相 等，則禁止發送所述中斷信息，其中，所述中斷信息表包括中斷信息與VMID之間的對應關 系，所述中斷信息用於指示與所述任一中斷單元對應的通信制式的處理器核中斷與所述加 速器核之間的通信。
[001引第二方面，本發明提供了一種巧片包括；至少兩個處理器核、總線化及如第一方面 W及第一方面的第一種可能的實施方式至第八種可能的實施方式中的任一實施方式所述 的硬體加速器，所述硬體加速器通過所述總線與所述至少兩個處理器核進行通信，所述至 少兩個處理器核分別與所述至少兩種通信制式一一對應，用於生成不同通信制式的第一任 務請求；其中任一處理器核用於發送所述第一任務請求給所述硬體加速器，W使所述硬體 加速器響應所述第一任務請求。
[0019] 在第二方面的第一種可能的實施方式中，所述巧片還包括；配置管理器，所述配置 管理器用於為來自所述至少兩個處理器核的所述第一任務請求配置所述標識信息，W便於 所述硬體加速器根據所述標識信息對所述第一任務請求進行調度。
[0020] 本發明中提供的硬體加速器W及巧片，有效地實現了配置過程的隔離，避免了多 種通信制式間的相互影響，進一步地，基於各個通道組的權值，對多個通道組的任務請求進 行調度，使得硬體加速器對不同通信制式的任務請求保持了預期的處理能力，實現負載均 衡。
【專利附圖】
【附圖說明】
[0021] 為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可 W根據該些附圖獲得其他的附圖。
[0022] 圖1為現有技術中的一種採用共模加速器的基站單板的架構圖；
[0023] 圖2為現有技術中的另一種採用共模加速器的片上系統巧片的架構圖；
[0024] 圖3為本發明實施例一提供的一種硬體加速器的架構圖；
[0025] 圖4為本發明施例一提供的硬體加速器的結構示意圖；
[0026] 圖5為本發明施例一提供的一種FIFO隊列的示意圖；
[0027] 圖6為本發明施例一提供的另一種硬體加速器器的架構圖；
[002引圖7為本發明實施例二提供的一種巧片的架構圖。
【具體實施方式】
[0029] 下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚地描 述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明 中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施 例，都屬於本發明保護的範圍。
[0030] 如圖3化及圖4所示，本發明實施例一提供了一種硬體加速器10,包括港口電路 100和禪合到接口電路100的加速器核200 ;
[0031] 所述接口電路100包括；輸入/輸出（I/O)接口 101和隊列管理器102化及調度 控制器103 ;
[0032] 所述I/O接口 101用於接收第一任務請求，所述第一任務請求攜帶有標識信息，所 述標識信息用於指示所述第一任務請求所屬的通信制式W及所述第一任務請求的優先級， 應當知道，在支持多模並發的硬體加速器中，例如：硬體加速器支持LTE、GSM和UMTS S種制 式，則硬體加速器所接收的第一任務請求可W是LTE制式下的任務請求，也可W是GSM制式 下的任務請求，而同一種通信制式下的任務請求，又可W根據任務請求的屬性，分為多種優 先級的任務請求；
[0033] 所述隊列管理器102包括解碼電路1021，W及至少兩個通道組1022,所述至少兩 個通道組1022分別對應預設的至少兩種通信制式，且每個通道組分別對應一種通信制式， 其中任一通道組包括至少一個先入先出（first in first out, FIFO)隊列，所述至少一個 FIFO隊列分別對應預設的至少一個優先級；所述解碼電路1021用於對所述第一任務請求 進行解碼，W獲取所述標識信息，並根據所述標識信息，將所述第一任務請求配置到與所述 標識信息對應的一個FIFO隊列中；需要說明的是，各個通道組分別對應不同的通信制式， 而同一個通道組內的至少一個FIFO隊列，可W對應不同的優先級，也可W對應相同的優先 級，因為不同類型的任務請求的優先級可能相同也可能不同，具體可W根據實際需要進行 設定，FIFO隊列的數量也可W根據實際需要進行設定，該裡不做限定；此外，每一個FIFO 隊列可W是一個FIFO存儲器，或者是共享的緩存中的部分存儲空間，具體可W參考在先技 術；
[0034] 所述調度控制器103用於從所述至少兩個通道組1022中確定在第n周期內存在 待處理的至少一個第二任務請求的目標通道組，並接收所述加速器核200反饋與所述目標 通道組分別對應的時間參數，根據所述時間參數W及加權輪詢（Wei曲ted Round Robin, WRR)算法，對所述目標通道組中的所述至少一個第二任務請求進行調度，並將調度後的所 述至少一個第二任務請求發送給所述加速器核200,其中，第n周期為所述調度控制器103 對所述至少兩個通道組1022中的任務請求進行周期性調度時的任意一個周期，其中，n為 自然數；
[0035] 為了更好地說明本發明的技術方案，W下結合圖5對FIFO隊列，第一任務請求W 及第二任務請求之間的關係作簡要說明，如圖5所示，本實施例提供了一種FIFO隊列的示 意圖，由圖5可知，該FIFO隊列中包括n個元素，即3。，31，32，…，3。_1，本領域技術人員應當 知道，該n個元素可W是用於存儲任務請求的n個存儲空間，其中，對頭（化ont)表示允許 刪除的一端，隊尾巧ear)表示允許插入的一端，相應的，解碼電路1021可W將第一任務請 求配置到FIFO隊列隊尾的元素3。_衝，而調度控制器103則可W從FIFO隊列的對頭的元素 a。中獲取第二任務請求，當一個FIFO隊列在第n周期為滿時，則意味著該FIFO隊列中存在 需要輸出的任務請求，而一個通道組中，只要存在至少一個FIFO隊列在第n周期為滿，則意 味著該通道組為目標通道組，如果一個通道組中的所有FIFO隊列在第n周期均不為滿，貝U 意味著該通道組不是目標通道組；關於如何確定一個FIFO隊列的空滿，在先技術中已經提 供了很多方案，可W參考在先技術，該裡不再詳述；
[0036] 所述調度控制器103在從所述至少兩個通道組1022中確定目標通道組時，具體可 W採用對所述至少兩個通道組1022的所有FIFO隊列進行輪詢，或者並行地對所述至少兩 個通道組1022分別進行查詢等方式，本實施例對此不做限定；此外，每個FIFO隊列接收的 是第一任務請求，經過周期性的調度之後，第一任務請求會從FIFO隊列中輸出也就是說， 第二任務請求可W視為任一 FIFO隊列輸出的所述第一任務請求；另外，對所述至少一個 第二任務請求進行調度，其實就是確定將所述至少一個第二任務請求發送給所述加速器核 200的時間順序；
[0037] 所述加速器核200用於響應調度後的所述至少一個第二任務請求，進一步地，所 述加速器核200還可W用於統計在第n周期內響應的每個任務請求的時間參數，W便在第 n+1周期內反饋給所述調度控制器103進行下一次的調度。應當知道，本發明實施例的加速 器核200可W承載基帶巧片中的處理器核的全部或者部分算法功能，因此，所述加速器核 200響應所述至少一個第二任務請求，實際上就是代替處理器核執行相應的算法運算，並反 饋運算結果給所述處理器核，具體可W參考現有技術，該裡不再詳述。
[003引本實施例中，由於採用接口電路將基帶巧片中各個處理器核發送給加速器核200 的第一任務請求配置到不同的通道組中，也就是說，配置到不同的FIFO存儲器中，從而在 多種通信制式間進行FIFO存儲器配置時，有效地實現了配置過程的隔離，避免了多種通信 制式間的相互影響。進一步地，基於各個通道組的權值，對多個通道組的任務請求進行調 度，可W實現不同通信制式的任務請求之間對於加速器核200的處理能力的隔離，使得硬 件加速器對不同通信制式的任務請求保持預期的處理能力，實現負載均衡。
[0039] 本實施例中，可選地，所述標識信息包括；虛擬機標識符（Virtual Machine Identifier, VMID) W及優先權標識符（Priority Identifier, PID)，其中，VMID 指示了所 述第一任務請求所對應的通信制式，PID指示了所述第一任務請求的優先級；則所述解碼 電路1021具體用於根據所述第一 VMID和所述PID，查詢預設的第一地址表，確定與所述第 一 VMID和所述PID匹配的FIFO隊列，並將所述第一任務請求配置到所述匹配的FIFO隊列 中，其中，所述第一地址表包括了所述至少兩個通道組1022中的各個FIFO隊列與預設的 VMID W及PID之間的對應關係；W下用表1對第一地址表做示例性說明：
[0040]
【權利要求】
1. 一種硬體加速器，其特徵在於，包括：接口電路和耦合到所述接口電路的加速器核； 所述接口電路包括：輸入/輸出（I/O)接口、隊列管理器和調度控制器； 所述I/O接口用於接收第一任務請求，所述第一任務請求攜帶有用於指示所述第一任 務請求所屬的通信制式以及優先級的標識信息； 所述隊列管理器包括：解碼電路，以及至少兩個通道組，所述至少兩個通道組分別與預 設的至少兩種通信制式對應，且每個通道組對應一種通信制式，其中任一通道組包括至少 一個先入先出（FIFO)隊列，所述至少一個FIFO隊列分別與預設的至少一個優先級對應；所 述解碼電路用於對所述第一任務請求進行解碼，以獲取所述標識信息，並根據所述標識信 息，將所述第一任務請求配置到與所述標識信息匹配的一個FIFO隊列中； 所述調度控制器用於從所述至少兩個通道組中確定在第n周期內存在待處理的至少 一個第二任務請求的目標通道組，並接收所述加速器核反饋與所述目標通道組分別對應的 時間參數，根據所述時間參數以及加權輪詢算法，對所述目標通道組中的所述至少一個第 二任務請求進行調度，其中，第n周期為所述調度控制器對所述至少兩個通道組中的任務 請求進行周期性調度時的任意一個周期，n為自然數； 所述加速器核用於響應調度後的所述至少一個第二任務請求。
2. 根據權利要求1所述的硬體加速器，其特徵在於，當所述標識信息包括虛擬機標識 符第一 VMID以及優先權標識符PID時，其中，所述第一 VMID指示了所述第一任務請求所屬 的通信制式，所述PID指示了所述第一任務請求的優先級； 所述解碼電路具體用於根據所述第一 VMID和所述PID，查詢預設的第一地址表，確定 與所述第一 VMID和所述PID匹配的FIFO隊列，並將所述第一任務請求配置到所述匹配的 FIFO隊列中，其中，所述第一地址表包括了所述至少兩個通道組中的各個FIFO隊列與預設 的VMID以及PID之間的對應關係。
3. 根據權利要求1所述的硬體加速器，其特徵在於，當所述標識信息包括VMID以及屬 性標識且所述至少一個FIFO隊列還分別與預設的屬性標識相對應時，其中，所述VMID指示 了所述第一任務請求所屬的通信制式，所述屬性標識指示了所述第一任務請求的屬性； 所述解碼電路具體用於根據所述VMID和所述屬性標識，查詢預設的第二地址表，確定 與所述VMID和所述屬性標識匹配的FIFO隊列，並將所述第一任務請求配置到與所述VMID 和所述屬性標識匹配的FIFO隊列中，其中，所述第二地址表包括了所述至少兩個通道組中 的各個FIFO隊列與預設的VMID以及屬性標識之間的對應關係。
4. 根據權利要求1至3任一所述的硬體加速器，其特徵在於，所述調度控制器包括：控 制單元，調度單元，選擇單元； 所述選擇單元用於對所述至少兩個通道組進行輪詢，以從所述至少兩個通道組中確定 所述目標通道組； 所述控制單元用於接收所述加速器核反饋的與所述目標通道組分別對應的時間參數 delayi，並根據下述公式計算所述目標通道組各自的權值， ffi= Duration j= Duration v +delayi/Ratei 其中，Wi為所述目標通道組中的任一通道組i的權值，Duration 通道組i中的任務 請求在第n周期內的累積處理時間，Duratiorv為通道組i中的任務請求在第n-1周期內 的累積處理時間，delayi為在第n-1周期內，通道組i中的每一個任務請求在所述加速器核 中的處理時間，Rate,為所述加速器核預先給所述至少兩個通道組分配處理能力時，分配給 通道組i的處理能力所佔的比例，i為正整數； 所述調度單元，用於讀取所述目標通道組在第n周期內待處理的所述至少一個第二任 務請求，基於所述目標通道組各自的權值，對所述至少一個第二任務請求進行加權輪詢調 度，並將調度後的所述至少一個第二任務請求發送給所述加速器核。
5. 根據權利要求4所述的硬體加速器，其特徵在於，所述選擇單元具體用於對所述至 少兩個通道組的所有FIFO隊列進行輪詢，或者，用於並行地對所述至少兩個通道組中的各 個通道組進行輪詢，以從所述至少兩個通道組中確定所述目標通道組。
6. 根據權利要求4或5所述的硬體加速器，其特徵在於，所述調度單元對所述至少一個 第二任務請求進行加權輪詢調度時，是根據所述目標通道組各自的權值的大小，按照從小 到大的方式進行調度的。
7. 根據權利要求4至6任一所述的硬體加速器，其特徵在於，所述調度單元具體包括： 多路選擇開關和調度電路； 所述多路選擇開關用於分別將所述目標通道組各自的權值轉化為控制信號，按照所述 目標通道組各自的權值大小，以從小到大的順序依次將每個目標通道組中的第二任務請求 選通後發送給所述調度電路； 所述調度電路用於基於優先級和/或輪詢的調度方式，分別將每個目標通道組中的第 二任務請求調度給所述加速器核。
8. 根據權利要求2至7任一所述的硬體加速器，所述加速器核還用於在第n周期內統 計每個任務請求的時間參數，並在第n+1周期內反饋給所述調度控制器，以便所述調度控 制器進行下一次調度。
9. 根據權利要求2至8任一所述的硬體加速器，其特徵在於，所述接口電路還包括中斷 控制器以及中斷接口，所述中斷控制器中包括至少兩個中斷單元，所述至少兩個中斷單元 與所述至少兩種通信制式一一對應，其中任一中斷單元用於接收所述加速器核發出的中斷 信息，並通過查詢預設的中斷信息表，獲取與所述中斷信息對應的VMID，若所述中斷信息對 應的VMID與所述任一中斷單元對應通道組的預設的VMID相等，則通過所述中斷接口發出 所述中斷信息，若不相等，則禁止發送所述中斷信息，其中，所述中斷信息表包括中斷信息 與VMID之間的對應關係，所述中斷信息用於指示與所述任一中斷單元對應的通信制式的 處理器核中斷與所述加速器核之間的通信。
10. -種晶片，其特徵在於，包括：至少兩個處理器核、總線以及如權利要求1至9任一 所述的硬體加速器，所述硬體加速器通過所述總線與所述至少兩個處理器核進行通信，所 述至少兩個處理器核分別與所述至少兩種通信制式一一對應，用於生成不同通信制式的第 一任務請求； 其中任一處理器核用於發送所述第一任務請求給所述硬體加速器，以使所述硬體加速 器響應所述第一任務請求。
11. 根據權利要求10所述的晶片，其特徵在於，所述晶片還包括：配置管理器，所述配 置管理器用於為來自所述至少兩個處理器核的所述第一任務請求配置所述標識信息，以便 於所述硬體加速器根據所述標識信息對所述第一任務請求進行調度。
【文檔編號】G06F5/06GK104503728SQ201510003918
【公開日】2015年4月8日 申請日期:2015年1月4日 優先權日:2015年1月4日
【發明者】萬玉鵬 申請人:華為技術有限公司