一種總線控制都卜勒超聲成像系統的製作方法
2023-05-01 23:30:31
專利名稱：一種總線控制都卜勒超聲成像系統的製作方法
技術領域：
本實用新型涉及超聲成像設備技術領域，具體涉及一種總線控制多 普勒超聲成像系統。
背景技術：
都卜勒超聲成像系統用來檢測血流的速度和方向，並將檢測結果以 彩色圖像的形式加以顯示，主要應用於對心血管、婦產、腹部器官等的 檢查和診斷。
如圖1所示，都卜勒超聲成像系統包括超聲波探頭模塊、主控制模 塊、發射模塊、接收模塊、數位訊號處理模塊和顯示模塊。主控制模塊 發送發射超聲波指令給發射模塊，發射模塊控制超聲波探頭模塊向人或 動物體內發射超聲波，接收模塊接收人或動物體內反射回來的超聲回波 並作前期處理(如模擬-數字轉換、數字濾波、波束合成等)，接著，通 過主控制模塊將信號傳輸至數位訊號處理模塊對接收信號進行處理，最 後，再通過主控制模塊傳輸至顯示模塊以彩色圖像的形式進行顯示。
主控制模塊、發射模塊、接收模塊以及數位訊號處理模塊是都卜勒 超聲成像系統的核心組成模塊。這四個模塊之間的通信方式的設計直接 決定了都卜勒超聲成像系統圖像的質量和實時性能。
現有技術的都卜勒超聲成像系統不同模塊上的控制器分別獨立地 控制相應模塊上的存儲器件，也就是說，發射模塊上的控制器控制發射 模塊上的存儲器件，接收模塊上的控制器控制接收模塊上的存儲器件，數位訊號處理模塊上的數位訊號處理器控制數位訊號處理模塊上的存 儲器件。這樣設計的缺點在於，不同模塊之間的數據傳遞的同步性較難 控制，並且系統運行的頻率較低，從而降低了系統運行的實時性，而實 時性是都卜勒超聲成像系統最為重要的性能指標之一。
實用新型內容
本實用新型要解決的技術問題是提供一種總線控制都卜勒超聲成 像系統，克服現有技術的都卜勒超聲成像系統數據傳遞的同步性很難控 制、不能保證系統運行實時性的缺陷。
本實用新型為解決上述技術問題所採用的技術方案為 一種總線控制都卜勒超聲成像系統，包括超聲波探頭模塊、主控制 模塊、發射模塊、接收模塊、數位訊號處理模塊和顯示模塊，所述主控 制模塊分別與所述發射模塊、所述接收模塊、所述數位訊號處理模塊通 過地址總線、數據總線和控制總線連接，所述主控制模塊通過所述控制 總線選擇與之通信的其它模塊，控制數據傳輸方向，以及發送其它控制 信號，通過所述地址總線傳輸數據的源地址或目的地址，通過所述數據 總線傳輸數據，所述發射模塊、所述接收模塊和所述數位訊號處理模塊 通過所述數據總線傳輸數據。
所述的總線控制都卜勒超聲成像系統，其中所述主控制模塊包括主 控制器和第一緩衝器，所述主控制器與第一緩衝器通過使能信號線連 接，所述發射模塊包括發射端存儲器，所述接收模塊包括接收端存儲器， 所述數位訊號處理模塊包括數位訊號處理存儲器，第一緩衝器通過所述 控制總線和所述地址總線分別與所述發射端存儲器、所述接收端存儲器 和所述數位訊號處理存儲器連接。
所述的總線控制都卜勒超聲成像系統，其中所述主控制模塊還包括第二緩衝器，所述主控制器與第二緩衝器通過使能信號線連接，第二緩 衝器通過所述數據總線分別與所述發射端存儲器、所述接收端存儲器和 所述數位訊號處理存儲器連接。
所述的總線控制都卜勒超聲成像系統，其中所述主控制模塊還包括 第三緩衝器，所述主控制器與第三緩衝器通過使能信號線連接，所述發 射模塊包括發射端控制器，所述接收模塊包括接收端控制器，所述數字 信號處理模塊包括數位訊號處理器，第三緩衝器通過所述地址總線、所 述數據總線和所述控制總線分別與所述發射端控制器、所述接收端控制 器和所述數位訊號處理器連接。
所述的總線控制都卜勒超聲成像系統，其中所述主控制器通過所述 控制總線中的第一使能信號線組選擇所述發射端存儲器、所述接收端存 儲器或者所述數位訊號處理存儲器。
所述的總線控制都卜勒超聲成像系統，其中所述主控制器通過所述 控制總線中的第二使能信號線組選擇所述發射端控制器、所述接收端控 制器或者所述數位訊號處理器。
所述的總線控制都卜勒超聲成像系統，其中所述主控制器設為晶片
XC5VLX50T。
所述的總線控制都卜勒超聲成像系統，其中所述數位訊號處理器設 為晶片TMS320C6454。
所述的總線控制都卜勒超聲成像系統，其中所述發射端存儲器、所 述接收端存儲器和所述數位訊號處理存儲器設為晶片IDT71V416YS。
所述的總線控制都卜勒超聲成像系統，其中所述發射端控制器、所 述接收端控制器和所述數位訊號處理器設為晶片XC3S1600e。
本實用新型的有益效果本實用新型總線控制都卜勒 聲成像系統將大部分控制功能集中在主控制模塊，並且對地址總線、數據總線的操 作都經由主控制模塊，因此整個系統的信號同步很容易控制，大大減小 了整個系統的複雜程度，也大大降低了配套軟體開發的難度。
本實用新型包括如下附圖-
圖1為現有技術都卜勒超聲成像系統示意圖2為本實用新型各模塊通過控制總線和地址總線連接的示意圖； 圖3為本實用新型各模塊通過數據總線連接的示意圖； 圖4為本實用新型主控制器通過總線與發射端控制器、接收端控制 器及數位訊號處理控制器連接的示意圖。
具體實施方式
下面根據附圖和實施例對本實用新型作進一步詳細說明
如圖1、圖2、圖3和圖4所示，本實用新型總線控制都卜勒超聲 成像系統包括超聲波探頭模塊、主控制模塊、發射模塊、接收模塊、數 字信號處理模塊和顯示模塊，主控制模塊分別與發射模塊、接收模塊、 數位訊號處理模塊通過地址總線、數據總線和控制總線連接，主控制模 塊通過控制總線選擇與之通信的其它模塊，控制數據傳輸方向，以及發 送其它控制信號，通過地址總線傳輸數據的源地址或目的地址，通過數 據總線傳輸數據，發射模塊、接收模塊、數位訊號處理模塊通過數據總 線傳輸數據。主控制模塊包括主控制器和第一緩衝器(緩衝器A)，主控 制器與第一緩衝器通過使能信號線連接，發射模塊包括發射端存儲器， 接收模塊包括接收端存儲器，數位訊號處理模塊包括數位訊號處理存儲 器，第一緩衝器通過控制總線和地址總線分別與發射端存儲器、接收端存儲器和數位訊號處理存儲器連接。主控制模塊還包括第二緩衝器，主 控制器與第二緩衝器(雙向緩衝器)通過使能信號線連接，第二緩衝器 通過數據總線分別與發射端存儲器、接收端存儲器和數位訊號處理存儲 器連接。主控制模塊還包括第三緩衝器(緩衝器B)，主控制器與第三緩 衝器通過使能信號線連接，發射模塊包括發射端控制器，接收模塊包括 接收端控制器，數位訊號處理模塊包括數位訊號處理器，第三緩衝器通 過地址總線、數據總線和控制總線分別與發射端控制器、接收端控制器 和數位訊號處理器連接。主控制器通過所述控制總線中的第一使能信號 線組選擇發射端存儲器、接收端存儲器或者數位訊號處理存儲器。主控 制器通過控制總線中的第二使能信號線組選擇發射端控制器、接收端控 制器或者數位訊號處理器。
如圖2所示，主控制器通過單向緩衝器A使能信號線1使能單向緩 衝器A，並將單向緩衝器A讀/寫控制信號線2設置為寫狀態，在同一時 刻，通過使能發射端SRAM控制總線中的發射端SRAM使能信號、接 收端SRAM控制總線中的接收端SRAM使能信號或者數位訊號處理 SRAM控制總線中的數位訊號處理SRAM使能信號中的唯一一根線號 線，選中上述三個SRAM中的其中一個器件，這樣主控制器就可以通過 發射端SRAM地址總線3與發射端SRAM控制總線6選擇發射端SRAM 數據的源地址或目的地址並控制發射端SRAM;主控制器就可以通過接 收端SRAM地址總線4與接收端SRAM控制總線7選擇接收端SRAM 數據的源地址或目的地址並控制接收端SRAM;主控制器就可以通過數 字信號處理SRAM地址總線5與數位訊號處理SRAM控制總線8選擇 數位訊號處理SRAM數據的源地址或目的地址並控制數位訊號處理 SRAM。
如圖3所示，主控制模塊通過雙向緩衝器使能信號線9使能雙向緩 衝器，並將雙向緩衝器讀/寫控制信號線10設置為寫狀態，在發射端SRAM地址總線3與發射端SRAM控制總線6的協同作用下，發射端 SRAM數據總線11接收來自主控制模塊的數據；在接收端SRAM地址 總線4與接收端SRAM控制總線7的協同作用下，發射端SRAM數據 總線12接收來自主控制模塊的數據；在數位訊號處理SRAM地址總線 5與數位訊號處理SRAM控制總線8的協同作用下，數位訊號處理SRAM 數據總線13接收來自主控制模塊的數據。然後，主控制模塊通過雙向 緩衝器使能信號線9使能雙向緩衝器，並將雙向緩衝器讀/寫控制信號線 10設置為讀狀態，在發射端SRAM地址總線3與發射端SRAM控制總 線6的協同作用下，發射端SRAM數據總線11向主控制模塊發送數據； 在接收端SRAM地址總線4與接收端SRAM控制總線7的協同作用下， 接收端SRAM數據總線12向主控制模塊發送數據；在數位訊號處理 SRAM地址總線5與數位訊號處理SRAM控制總線8的協同作用下，數 字信號處理SRAM數據總線13向主控制模塊發送數據。
如圖4所示，主控制模塊通過單向緩衝器B使能信號線14使能單 向緩衝器B，並將單向緩衝器B讀/寫控制信號線15設置為寫狀態，在 同一時刻，通過使能發射端控制器控制總線中的發射端控制器使能信 號、接收端控制器控制總線中的接收端控制器使能信號或者數位訊號處 理器控制總線中的數位訊號處理使能信號中的唯一一根線號線，選中上 述三個器件中的一個，這樣主控制器就可以通過發射端控制器地址總線
16、 發射端控制器控制總線19和發射端控制器數據總線22選擇發射端 控制器待寫入數據的目的地址並控制發射端控制器，將數據從主控制模 塊發送至發射端控制器；主控制器就可以通過接收端控制器地址總線
17、 接收端控制器控制總線20和接收端控制器數據總線23選擇接收端 控制器待寫入數據的目的地址並控制接收端控制器，將數據從主控制模 塊發送至接收端控制器；主控制器就可以通過數位訊號處理器地址總線
18、 數位訊號處理器控制總線21和數位訊號處理器數據總線24選擇數處理器，將數據從 主控制模塊發送至數位訊號處理器。
下面以主控制器使用Xilinx公司的晶片XC5VLX50T、數位訊號處 理器使用TI公司(Texas Instruments, Inc)的晶片TMS320C6454，發 射端存儲器、接收端存儲器和數位訊號處理存儲器使用IDT公司 (Integrated Device Technolodgy， Inc)的晶片IDT71V416YS，發射端 控制器、接收端控制器和數位訊號處理器使用Xilinx公司的晶片 XC3S1600e為例說明本實用新型的信號控制過程
發射端SRAM的存儲空間為256Kx32-Bit，因此它和主控制模塊的 地址總線寬度為18位(記為TxSRAMADDRESSBUS[17:0])，數據總線 寬度為32位(記為TxSRAMDATABUS[31:0])，另夕卜，發射端SRAM和 主控制模塊的控制總線寬度為4位(記為TxSRAMCONTROLBUS[3:0]， 其對應4個獨立的控制信號(l)發射端SRAM讀/寫使能信號(記為 TxSRAMWE或TxSRAMCONTROLBUS[0]); (2)發射端SRAM輸出使 能信號(記為TxSRAMOE或TxSRAMCONTROLBUS[l]); (3)發射端 SRAM 數據方向選擇信號(記為 TxSRAMDIR 或 TxSRAMCONTROLBUS[2] ) ; (4)發射端SRAM使能信號(記為 TxSRAMEn或TxSRAMCONTROLBUS[3]。)， 其中地址總線 TxSRAMADDRESSBUS[17:0]對應圖2中的發射端SRAM地址總線3， 控制總線TxSRAMCONTROLBUS[3:0]對應圖2中的發射端SRAM控制 總線6，數據總線TxSRAMDATABUS[31:0]對應圖3中的發射端SRAM 數據總線ll。
接收端SRAM的存儲空間為256Kx32-Bit，因此它和主控制模塊的 地址總線寬度為18位(記為RxSRAMADDRESSBUS[17:0])，數據總線 寬度為32位(記為RxSRAMDATABUS[31:0])，另外，接收端SRAM
和主控制模塊的控制總線寬度為4位(記為RxSRAMCONTROLBUS[3:0]，其對應4個獨立的控制信號(l)接收端 SRAM 讀/寫使能信號(記為 RxSRAMWE 或 RxSRAMCONTROLBUS[0]); (2)接收端SRAM輸出使能信號(記為 RxSRAMOE或RxSRAMCONTROLBUS[l]); (3)接收端SRAM數據方 向選擇信號(記為RxSRAMDIR或RxSRAMCONTROLBUS[2]); (4)接 收端 SRAM 使能信號(記為 RxSRAMEn 或 RxSRAMCONTROLBUS[3]。)， 其 中 地址總線 RxSRAMADDRESSBUS[17:0]對應圖2中的接收端SRAM地址總線4， 控制總線RxSRAMCONTROLBUS[3:0]對應圖2中的接收端SRAM控制 總線7，數據總線RxSRAMDATABUS[31:0]對應圖3中的發射端SRAM 數據總線12。
數位訊號處理SRAM的存儲空間為256Kx32-Bit，因此它和主控制 模塊的地址總線寬度為18位(記為DSPSRAMADDRESSBUS[17:0])， 數據總線寬度為32位(記為DSPSRAMDATABUS[31:0])，另外，數字 信號處理SRAM和主控制模塊的控制總線寬度為4位(記為 DSPSRAMCONTROLBUS[3:0]，其對應4個獨立的控制信號(l)數字信 號處理SRAM讀/寫使能信號(記為DSPSRAMWE或 DSPSRAMCONTROLBUS[0]); (2)數位訊號處理SRAM輸出使能信號 (記為DSPSRAMOE或DSPSRAMCONTROLBUS[l]); (3)數位訊號處 理 SRAM數據方向選擇信號(記為 DSPSRAMDIR或 DSPSRAMCONTROLBUS[2]); (4)數位訊號處理SRAM使能信號(記為 DSPSRAMEn或DSPSRAMCONTROLBUS[3]。)，其中地址總線 DSPSRAMADDRESSBUS[17:0]對應圖2中的數位訊號處理SRAM地址 總線5，控制總線DSPSRAMCONTROLBUS[3:0]對應圖2中的數位訊號 處理SRAM控制總線8，數據總線DSPSRAMDATABUS[31:0]對應圖3 中的數位訊號處理SRAM數據總線13。發射端控制器與主控制模塊的數據總線寬度為32位(記為
TxCONTROLLERDATABUS[31:0])，發射端控制器內部有256個可控寄 存器，因此其地址總線寬度為 8 位(記為 TxCONTROLLERADDRESSBUS[7:0]),控制總線寬度為3位(記為 TxCONTROLLERCONTROLBUS[2:0]，其對應3個獨立的控制信號(1) 發射端控制器讀/寫使能信號(記為TxCONTROLLERWE或 TxCONTROLLERCONTROLBUS[O]); (2)發射端控制器數據方向選擇信 號(記為TxCONTROLLERDIR或TxCONTROLLERCONTROLBUS[l]; (3)發射端控制器使能信號(記為TxCONTROLLEREn或 TxCONTROLLERCONTROLBUS[2]。)， 其中地址總線 TxCONTROLLERADDRESSBUS[7:0]對應圖4中的發射端控制器地址 總線16，控制總線TxCONTROLLERCONTROLBUS[2:0]對應圖4中的 發射端控制器控制總線19，數據總線TxCONTROLLERDATABUS[31:0] 對應圖4中的發射端控制器數據總線22。
接收端控制器與主控制模塊的數據總線寬度為32位(記為 RxCONTROLLERDATABUS[31:0])，接收端控制器內部有256個可控寄 存器，因此其地址總線寬度為 8 位(記為 RxCONTROLLERADDRESSBUS[7:0])，控制總線寬度為3位(記為 RxCONTROLLERCONTROLBUS[2:0]，其對應3個獨立的控制信號(1) 接收端控制器讀/寫使能信號(記為RxCONTROLLERWE或 RxCONTROLLERCONTROLBUS[O]); (2)接收端控制器數據方向選擇信 號 ( 記 為 RxCONTROLLERDIR 或
RxCONTROLLERCONTROLBUS[l]); (3)接收端控制器使能信號(記為 RxCONTROLLEREn或RxCONTROLLERCONTROLBUS[2]。)，其中地 址總線RxCONTROLLERADDRESSBUS[7:0]對應圖4中的接收端控制 器地址總線17，控制總線RxCONTROLLERCONTROLBUS[2:0]對應圖4中的接收端控制器控制總線20 ，數據總線
RxCONTROLLERDATABUS[31:0]對應圖4中的接收端控制器數據總線23。
數位訊號處理器與主控制模塊的數據總線寬度為32位(記為 DSPDATABUS[31:0])，數位訊號處理器內部有1024個可控寄存器，因 此其地址總線寬度為IO位(記為DSPADDRESSBUS[9:0])，控制總線寬 度為3位(記為DSPCONTROLBUS[2:0]，其對應3個獨立的控制信號 (1)數位訊號處理器讀/寫使能信號(記為DSPWE或 DSPCONTROLBUS[0]); (2)數位訊號處理器數據方向選擇信號(記為 DSPDIR或DSPCONTROLBUS[l]); (3)數位訊號處理器使能信號(記為 DSPEn 或 DSPCONTROLBUS[2]。)， 其中地址總線 DSPADDRESSBUS[9:0]對應圖4中的數位訊號處理器地址總線18，控制 總線DSPCONTROLBUS[2:0]對應圖4中的數位訊號處理器控制總線21, 數據總線DSPDATABUS[31:0]對應圖4中的數位訊號處理器數據總線24。
單向緩衝器A使能信號線1記為BufAEn,單向緩衝器A讀/寫控制 信號線2記為BufAWE，雙向緩衝器使能信號線12記為BiDirBuffin， 雙向緩衝器讀/寫控制信號線13記為BiDirBufWE;單向緩衝器B使能 信號線17記為BufBEn，單向緩衝器B讀/寫控制信號線18記為Bu氾WE。
首先，將BiDirBuffin置為高電平使能雙向緩衝器，將BiDirBufWE 設置為高電平，將雙向緩衝器置於寫狀態。主控制器將BufAEn置為高 電平使能單向緩衝器A，並將BufAWE置為高電平使得單向緩衝器置於 寫狀態，將TxSRAMEn置為高電平使能發射端SRAM,這樣，主控制 器就可以通過TxSRAMADDRESSBUS[17:0]選擇發射端SRAM數據寫 入的目的地址並通過TxSRAMCONTROLBUS[3:0]控制發射端SRAM， 其中將TxSRAMWE置為高電平，將發射端SRAM置於寫狀態；將TxSRAMOE置為低電平，關閉發射端SRAM數據輸出功能；將 TxSRAMDIR置為高電平，從而數據總線TxSRAMDATABUS[31:0]上的 數據從主控制模塊流向發射端SRAM。同理，主控制器將BufAEn置為 高電平使能單向緩衝器A，並將BufAWE置為高電平使得單向緩衝器置 於寫狀態，將RxSRAMEn置為高電平使能接收端SRAM，這樣，主控 制器就可以通過RxSRAMADDRESSBUS[17:0]選擇接收端SRAM數據 寫入的目的地址並通過RxSRAMCONTROLBUS[3:0]控制接收端 SRAM，其中將RxSRAMWE置為高電平，將接收端SRAM置於寫狀態； 將RxSRAMOE置為低電平，關閉接收端SRAM數據輸出功能；將 RxSRAMDIR置為高電平，從而數據總線RxSRAMDATABUS[31:0]上的 數據從主控制模塊流向接收端SRAM。主控制器將BufAEn置為高電平 使能單向緩衝器A，並將BufAWE置為高電平使得單向緩衝器置於寫狀 態，將DSPSRAMEn置為高電平使能數位訊號處理SRAM，這樣，主控 制器就可以通過DSPSRAMADDRESSBUS[l7:0]選擇數位訊號處理 SRAM數據寫入的目的地址並通過DSPSRAMCONTROLBUS[3:0]控制 數位訊號處理SRAM，其中將DSPSRAMWE置為高電平，將數位訊號 處理SRAM置於寫狀態；將DSPSRAMOE置為低電平，關閉數位訊號 處理SRAM數據輸出功能；將DSPSRAMDIR置為高電平，從而數據總 線DSPSRAMDATABUS[31:0]上的數據從主控制模塊流向數位訊號處理 SRAM。注意，在同一時刻，TxSRAMEn、 RxSRAMEn和DSPSRAMEn 中只能有一個信號為高電平，因為同一時刻只能使能發射端SRAM、接 收端SRAM或者數位訊號處理SRAM中的唯一一個器件。
接著，將BiDirBufWE設置為低電平，將雙向緩衝器置於讀狀態。 主控制器將BufAWE置為低電平使得單向緩衝器置於讀狀態，將 TxSRAMEn置為高電平使能發射端SRAM，這樣，主控制器就可以通過 TxSRAMADDRESSBUS[17:0]選擇發射端SRAM數據讀取的源地址並通過TxSRAMCONTROLBUS[3:0]控制發射端SRAM,其中將TxSRAMWE 置為低電平，將發射端SRAM置於讀狀態；將TxSRAMOE置為高電平， 開啟發射端SRAM數據輸出功能；將TxSRAMDIR置為低電平，從而 數據總線TxSRAMDATABUS[31:0]上的數據從發射端SRAM流向主控 制模塊。同理，主控制器將BufAWE置為低電平使得單向緩衝器置於讀 狀態，將RxSRAMEn置為高電平使能接收端SRAM,這樣，主控制器 就可以通過RxSRAMADDRESSBUS[17:0]選擇接收端SRAM數據讀取 的源地址並通過RxSRAMCONTROLBUS[3:0]控制接收端SRAM，其中 將RxSRAMWE置為低電平，將接收端SRAM置於讀狀態；將 RxSRAMOE置為高電平，開啟接收端SRAM數據輸出功能；將 RxSRAMDIR置為低電平，從而數據總線RxSRAMDATABUS[31:0]上的 數據從接收端SRAM流向主控制模塊。主控制器將BufAWE置為低電 平使得單向緩衝器置於讀狀態，將DSPSRAMEn置為高電平使能數字信 號處理 SRAM ， 這樣，主控制器就可以通過 DSPSRAMADDRESSBUS[17:0]選擇數位訊號處理SRAM數據讀取的源 地址並通過DSPSRAMCONTROLBUS[3:0]控制數位訊號處理SRAM， 其中將DSPSRAMWE置為低電平，將數位訊號處理SRAM置於讀狀態； 將DSPSRAMOE置為高電平，開啟數位訊號處理SRAM數據輸出功能； 將DSPSRAMDIR置為低電平，從而數據總線DSPSRAMDATABUS[31:0] 上的數據從數位訊號處理SRAM流向主控制模塊。
最後，主控制器將BufBEn設置為高電平使能單向緩衝器B，並將 BuffiWE設置為高電平將單向緩衝器B置為寫狀態。主控制器將 TxCONTROLLEREn置為高電平使能發射端控制器，這樣，主控制器就 可以通過TxCONTROLLERADDRESSBUS[7:0]選擇發射端控制器數據 寫入的目的寄存器並通過TxCONTROLLERCONTROLBUS[2:0]控制發 射端控制器，其中將TxCONTROLLERWE置為高電平，將發射端控制器置於寫狀態；將TxCONTROLLERDIR置為高電平，從而數據總線 TxCONTROLLERDATABUS[31:0]上的數據從主控制模塊流向發射端控 制器。同理，主控制器將BuffiEn設置為高電平使能單向緩衝器B，並 將BuffiWE設置為高電平將單向緩衝器B置為寫狀態。主控制器將 RxCONTROLLEREn置為高電平使能接收端控制器，這樣，主控制器就 可以通過RxCONTROLLERADDRESSBUS[7:0]選擇接收端控制器數據 寫入的目的寄存器並通過RxCONTROLLERCONTROLBUS[2:0]控制發 射端控制器，其中將RxCONTROLLERWE置為高電平，將發射端控制 器置於寫狀態；將RxCONTROLLERDIR置為高電平，從而數據總線 RxCONTROLLERDATABUS[31:0]上的數據從主控制模塊流向接收端控 制器。主控制器將BufBEn設置為高電平使能單向緩衝器B，並將 BufBWE設置為高電平將單向緩衝器B置為寫狀態。主控制器將DSPEn
置為高電平使能數位訊號處理器，這樣，主控制器就可以通過 DSPADDRESSBUS[9:0]選擇數位訊號處理器數據寫入的目的寄存器並 通過DSPCONTROLBUS[2:0]控制發射端控制器，其中將DSPWE置為 高電平，將數位訊號處理器置於寫狀態；將DSPDIR置為高電平，從而 數據總線DSPDATABUS[31:0]上的數據從主控制模塊流向數位訊號處理 器。注意，在同一時刻，TxCONTROLLEREn、 RxCONTROLLEREn和 DSPEn中只能有一個信號為高電平，因為同一時刻只能使能發射端控制 器、接收端控制器或者數位訊號處理器中的唯一一個器件。
本領域技術人員不脫離本實用新型的實質和精神，可以有多種變形 方案實現本實用新型，以上所述僅為本實用新型較佳可行的實施例而 已，並非因此局限本實用新型的權利範圍，凡運用本實用新型說明書及 附圖內容所作的等效結構變化，均包含於本實用新型的權利範圍之內。
權利要求1、一種總線控制都卜勒超聲成像系統，包括超聲波探頭模塊、主控制模塊、發射模塊、接收模塊、數位訊號處理模塊和顯示模塊，其特徵在於所述主控制模塊分別與所述發射模塊、所述接收模塊、所述數位訊號處理模塊通過地址總線、數據總線和控制總線連接，所述主控制模塊通過所述控制總線選擇與之通信的其它模塊，控制數據傳輸方向，以及發送其它控制信號，通過所述地址總線傳輸數據的源地址或目的地址，通過所述數據總線傳輸數據，所述發射模塊、所述接收模塊和所述數位訊號處理模塊通過所述數據總線傳輸數據。
2、 根據權利要求1所述的總線控制都卜勒超聲成像系統，其特徵 在於所述主控制模塊包括主控制器和第一緩衝器，所述主控制器與第 一緩衝器通過使能信號線連接，所述發射模塊包括發射端存儲器，所述 接收模塊包括接收端存儲器，所述數位訊號處理模塊包括數位訊號處理 存儲器，第一緩衝器通過所述控制總線和所述地址總線分別與所述發射 端存儲器、所述接收端存儲器和所述數位訊號處理存儲器連接。
3、 根據權利要求2所述的總線控制都卜勒超聲成像系統，其特徵 在於所述主控制模塊還包括第二緩衝器，所述主控制器與第二緩衝器 通過使能信號線連接，第二緩衝器通過所述數據總線分別與所述發射端 存儲器、所述接收端存儲器和所述數位訊號處理存儲器連接。
4、 根據權利要求3所述的總線控制都卜勒超聲成像系統，其特徵 在於所述主控制模塊還包括第三緩衝器，所述主控制器與第三緩衝器 通過使能信號線連接，所述發射模塊包括發射端控制器，所述接收模塊 包括接收端控制器，所述數位訊號處理模塊包括數位訊號處理器，第三 緩衝器通過所述地址總線、所述數據總線和所述控制總線分別與所述發射端控制器、所述接收端控制器和所述數位訊號處理器連接。
5、 根據權利要求4所述的總線控制都卜勒超聲成像系統，其特徵 在於所述主控制器通過所述控制總線中的第一使能信號線組選擇所述 發射端存儲器、所述接收端存儲器或者所述數位訊號處理存儲器。
6、 根據權利要求5所述的總線控制都卜勒超聲成像系統，其特徵 在於所述主控制器通過所述控制總線中的第二使能信號線組選擇所述 發射端控制器、所述接收端控制器或者所述數位訊號處理器。
7、 根據權利要求6所述的總線控制都卜勒超聲成像系統，其特徵在於所述主控制器設為晶片XC5VLX50T。
8、 根據權利要求7所述的總線控制都卜勒超聲成像系統，其特徵 在於所述數位訊號處理器設為晶片TMS320C6454。
9、 根據權利要求8所述的總線控制都卜勒超聲成像系統，其特徵 在於所述發射端存儲器、所述接收端存儲器和所述數位訊號處理存儲 器設為晶片IDT71V416YS。
10、 根據權利要求9所述的總線控制都卜勒超聲成像系統，其特徵 在於所述發射端控制器、所述接收端控制器和所述數位訊號處理器設 為晶片XC3S1600e。
專利摘要本實用新型公開了一種總線控制都卜勒超聲成像系統，包括超聲波探頭模塊、主控制模塊、發射模塊、接收模塊、數位訊號處理模塊和顯示模塊，其特徵在於所述主控制模塊分別與所述發射模塊、所述接收模塊、所述數位訊號處理模塊通過地址總線、數據總線和控制總線連接，所述主控制模塊用於通過所述控制總線選擇與之通信的其它模塊，控制數據傳輸方向，以及發送其它控制信號，通過所述地址總線傳輸數據的源地址或目的地址，通過所述數據總線傳輸數據，所述發射模塊、所述接收模塊、所述數位訊號處理模塊用於通過所述數據總線傳輸數據。
文檔編號A61B8/06GK201353160SQ20082023577
公開日2009年12月2日 申請日期2008年12月30日 優先權日2008年12月30日
發明者陽 周, 蔣頌平 申請人:深圳市藍韻實業有限公司