一種低壓源耦異或邏輯電路結構的製作方法與工藝
2023-05-11 17:01:32
本發明涉及異或電路，特別是一種低壓源耦異或邏輯電路結構。
背景技術：
傳統源耦異或邏輯的電路結構包括：兩對NMOS輸入的差分對、一對疊層的PMOS輸入的差分對、負載和偏置電流源。它採用的疊層電路結構，要求電源電壓在一定值時才能保證電路正常工作。但隨著現代工藝技術的提高，工藝線寬越來越小，導致了所需電源電壓越來越小，傳統的異或邏輯電路結構已經無法滿足更低電壓工作要求。
技術實現要素：
本發明的目的在於克服現有技術的不足，提供一種低壓源耦異或邏輯電路結構，採用摺疊的方法，減小傳統源耦異或電路在垂直方向上的疊加層數，從而減小所需電源電壓，使在更低壓情況下，它能比傳統源耦異或電路更好的工作。本發明的目的是通過以下技術方案來實現的：它包括兩個NMOS輸入的差分對A和差分對B、一個PMOS輸入的差分對C，以及分別向差分對A、差分對B和差分對C提供偏置電流的偏置電流源N1、偏置電流源N2和偏置電流源P3；一路差分互補輸入信號AP、AN分別與差分對A和差分對B的互補輸入端連接，差分對A和差分對B的反相互補輸入端互聯，差分對A和差分對B的同相互補輸出端互聯；另一路差分互補輸入信號BP、BN與差分對C的互補輸入端連接，差分對C的互補輸出端分別與差分對A和差分對B的偏置電流輸入端連接。所述的偏置電流源N1和偏置電流源N2主要由NMOS管組成。所述的偏置電流源P3主要由PMOS管組成。當AP和BP相同時，OUTP輸出為『0』；當AP和BP相異時，OUTP輸出為『1』；當AN和BN相同時，OUTN輸出為『0』；當AN和BN相異時，OUTN輸出為『1』。本發明的有益效果是：減小了傳統源耦異或電路在垂直方向上的疊加層數，從而減小了所需電源電壓；解決了工藝線寬越來越小導致的電源電壓越來越低的問題，在更低壓的情況還能正常工作。附圖說明圖1為本發明結構示意圖；圖2為本發明電路結構圖；圖3為傳統源耦異或邏輯電路結構圖。具體實施方式下面結合附圖進一步詳細描述本發明的技術方案，但本發明的保護範圍不局限於以下所述。如圖1、圖2所示，一種低壓源耦異或邏輯電路結構，它包括：兩對NMOS管輸入的差分對A、B，一對PMOS管輸入的差分對C，負載和分別向差分對A、差分對B和差分對C提供偏置電流的偏置電流源N1、偏置電流源N2和偏置電流源P3，所述NMOS管輸入的差分對A包括第四NMOS管N4、第五NMOS管N5，差分對B包括第六NMOS管N6和第七NMOS管N7，PMOS管輸入的差分對包括第一PMOS管P1和第二PMOS管P2，所述負載包括兩個電阻R1和電阻R2；所述偏置電流源N1和N2的源極接地；所述第四NMOS管N4、第五NMOS管N5和第二PMOS管P2的源極相接，並與偏置電流源N1的漏極相接，所述第六NMOS管N6、第七NMOS管N7和第一PMOS管P1的源極相接，並與偏置電流源N2的漏極相接；所述第四NMOS管N4、第六NMOS管N6的漏極相接作為差分信號輸出端OUTP，並與負載電阻R1的一端相接，所述第五NMOS管N5、第七NMOS管N7的漏極相接作為差分信號輸出端OUTN，並與負載電阻R2的一端連接，所述第五NMOS管N5的柵極和第六NMOS管N6的柵極連接，所述第一PMOS管P1和第二PMOS管P2的漏極與偏置電流源P3的源極相接，偏置電流源P3的漏極分別和負載R1、R2的另一端相接。第四NMOS管N4、第七NMOS管N7柵極的輸入信號AN和第五NMOS管N5、第六NMOS管N6柵極的輸入信號AP是差分互補輸入信號；第一PMOS管P1柵極的輸入信號BP和第二PMOS管P2柵極的輸入信號BN是差分互補輸入信號；輸出信號OUTP和輸出信號OUTN是差分互補輸出信號。如圖2所示，當BP為『1』時，則BN自然為『0』，那麼此時，BP連接的第一PMOS管P1就關斷，而BN連接的第二PMOS管P2就導通了。這樣，P2的導通會抬升第一NMOS管N1的漏極電壓，讓第四NMOS管N4、第五NMOS管N5不會導通，也就N4、N5處於關斷狀態。P1的關斷不會影響NMOS管子N2的漏極電壓。此時，AP要是為『0』，則N6關斷，R1上沒有電流流過，自然OUTP點就為『1』；而AP為『0』，則意味AN為『1』，這個時候R2有電流通過，於是OUTN的電壓不為VDD，所以為『0』。從而得到結果，當BP為『1』，AP為『0』時，導致OUTP『1』，實現了異或的功能。當BP為『1』時，則BN自然為『0』；此時如AP為『1』則第六NMOS管N6就導通，這個時候R1有電流通過，於是OUTP的電壓不為VDD，為『0』。其他情況可以通過類似推理得出，因此得此結論：當AP和BP相同時，OUTP輸出為『0』；當AP和BP相異時，OUTP輸出為『1』；當AN和BN相同時，OUTN輸出為『0』；當AN和BN相異時，OUTN輸出為『1』。如圖3所示，傳統源耦異或邏輯的電路結構包括：兩對NMOS輸入的差分對，一對疊層的PMOS輸入的差分對，負載和偏置電流源。相比傳統源耦異或邏輯電路結構，本發明採用摺疊的方法，減小傳統源耦異或電路在垂直方向上的疊加層數，從而減小所需電源電壓，使在更低壓情況下，它能比傳統源耦異或電路更好的工作。