一種優化的溝槽式電晶體及其製造方法與流程

2023-04-23 12:58:31

本發明涉及半導體集成電路製造技術領域，更具體地，涉及一種優化的溝槽式電晶體及其製造方法。

背景技術：

半導體集成電路(ic)工業經歷了迅速的發展。在ic的發展過程中，通常增大了功能密度(即每個晶片區域的互連器件的數量)，而減小了幾何尺寸(即使用製造工藝可以製造的最小器件或互連線)。ic性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。這種按比例縮小的工藝優點在於提高了生產效率並且降低了相關費用。同時，這種按比例縮小的工藝也增加了處理和製造ic的複雜性。

在尋求更高的器件密度、更高的性能以及更低的費用的過程中，隨著集成電路工藝持續發展到納米技術工藝節點，為了克服短溝道效應和提高單位面積的驅動電流密度，一些製造廠商已經開始考慮如何從平面cmos電晶體向三維鰭式場效應管(finfet)器件結構的過渡問題。finfet器件是一種多柵mos器件，這種結構由於具有更多的柵控面積，更窄的溝道耗盡區域而擁有非常突出的短溝道控制力和很高的驅動電流。與平面電晶體相比，finfet器件比傳統的mos結構能更好地控制有源區中的載流子，提供更大的驅動電流，因而提高了器件性能。並且，finfet器件由於改進了對溝道的控制，從而減小了短溝道效應。

然而，finfet器件需要在襯底之上進行整體製作，並形成一致的結構；由於finfet器件製作中的非平面工藝與現有的cmos平面工藝難以兼容，造成finfet器件的形成工藝非常複雜，且成本高昂，這制約了finfet器件向低成本、高效率生產的迅速發展。

因此，需要提出一種既能增強電晶體性能，同時又可避免finfet器件製作中複雜的非平面工藝的新型電晶體結構。

技術實現要素：

本發明的目的在於克服現有技術存在的上述缺陷，提供一種優化的溝槽式電晶體及其製造方法，以在增強電晶體性能的同時，更易於工藝集成的簡化和成本的降低。

為實現上述目的，本發明的技術方案如下：

一種優化的溝槽式電晶體，包括：

水平形成於襯底表面的條形溝槽，所述溝槽內填充有柵電極材料，以形成第一柵電極；

襯底中沿溝槽側壁及底部形成的溝道層；

襯底中分別位於溝槽兩端、並在溝道層外側圍繞溝槽條形兩側及底部形成的源極、漏極；

襯底上將溝槽完全覆蓋的第二柵電極，所述第二柵電極通過其底面與第一柵電極頂面連接；

其中，所述第二柵電極與第一柵電極通過共用位於襯底中的源極、漏極和溝道層，形成兩個並聯的電晶體，所述第二柵電極同時還作為第一柵電極的導電引出端。

優選地，所述第一柵電極與溝道層之間的所述溝槽內壁處設有第一柵電極介質層，所述第二柵電極與襯底表面之間設有第二柵電極介質層。

優選地，所述第二柵電極的寬度大於溝槽的寬度。

優選地，所述溝道層在所述第二柵電極下方沿襯底表面延伸形成轉折。

優選地，所述源極、漏極分別將溝槽的其中一端端部包圍。

優選地，所述源極、漏極的上表面設有源極、漏極導電引出。

一種上述優化的溝槽式電晶體的製造方法，包括以下步驟：

提供一襯底，在所述襯底表面形成水平方向的條形溝槽；

在襯底中利用溝槽側壁及底部形成溝道層；

在溝槽內壁處形成第一柵電極介質層，以及在襯底表面形成第二柵電極介質層；

在溝槽內填充柵電極材料，形成第一柵電極；

在溝槽兩端的溝道層外側分別形成源極、漏極，並使源極、漏極各自圍繞溝槽條形的兩側及底部；

在襯底上形成第二柵電極，使第二柵電極將溝槽完全覆蓋，並與第一柵電極連接。

優選地，還包括：在源極、漏極的上表面形成源極、漏極導電引出。

優選地，形成溝道層時，使溝道層在所述第二柵電極的下方位置沿襯底表面延伸形成轉折。

優選地，形成源極、漏極時，使源極、漏極分別向其所在的溝槽一端的端面延伸，以將溝槽的該端部包圍。

從上述技術方案可以看出，本發明通過在襯底表面形成條形溝槽，利用溝槽側壁及底部形成溝道層，並在溝槽內壁處形成第一柵電極介質層，以及在襯底表面形成第二柵電極介質層，在溝槽內填充柵電極材料形成第一柵電極，同時在溝槽兩端分別形成圍繞溝槽條形兩側及底部的環形源極和漏極，在襯底上形成覆蓋溝槽的第二柵電極，使第二柵電極在作為第一柵電極的導電引出端的同時，還通過與第一柵電極共用位於襯底中的源極、漏極和溝道層，形成兩個並聯的電晶體。本發明將傳統在襯底之上形成柵電極的方式改進為在襯底上和襯底中分別形成柵電極，可完全與平面cmos工藝兼容，從而既能增強電晶體的性能，同時又避免了finfet製作中複雜的非平面工藝，因此更易於工藝集成的簡化和成本的降低。

附圖說明

圖1-圖2是本發明一較佳實施例的一種優化的溝槽式電晶體結構示意圖；

圖3是一種溝槽結構立體圖；

圖4是一種溝槽及柵電極結構截面圖；

圖5是一種源極(漏極)及其導電引出結構截面圖。

具體實施方式

本發明通過在襯底表面形成條形溝槽，利用溝槽側壁及底部形成溝道層，並在溝槽內壁處形成第一柵電極介質層，以及在襯底表面形成第二柵電極介質層，在溝槽內填充柵電極材料形成第一柵電極，同時在溝槽兩端分別形成圍繞溝槽條形兩側及底部的環形源極和漏極，在襯底上形成覆蓋溝槽的第二柵電極，使第二柵電極在作為第一柵電極的導電引出端的同時，還通過與第一柵電極共用位於襯底中的源極、漏極和溝道層，形成兩個並聯的電晶體。

本發明將傳統在襯底之上形成柵電極的方式改進為在襯底上和襯底中分別形成柵電極(第二柵電極、第一柵電極)，可完全與平面cmos工藝兼容，從而既能增強電晶體的性能，同時又避免了finfet製作中複雜的非平面工藝，因此更易於工藝集成的簡化和成本的降低。

下面結合附圖，對本發明的具體實施方式作進一步的詳細說明。

需要說明的是，在下述的具體實施方式中，在詳述本發明的實施方式時，為了清楚地表示本發明的結構以便於說明，特對附圖中的結構不依照一般比例繪圖，並進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發明的限定來加以理解。

在以下本發明的具體實施方式中，請參閱圖1-圖2，圖1-圖2是本發明一較佳實施例的一種優化的溝槽式電晶體結構示意圖。如圖1-圖2所示，本發明的一種優化的溝槽式電晶體，包括：形成於襯底溝槽中的第一柵電極3，位於第一柵電極兩端的源極1和漏極4，位於第一柵電極之上的第二柵電極7，位於源極表面的源極導電引出2以及位於漏極表面的漏極導電引出5等結構。

請參閱圖3和圖4，圖3是一種溝槽結構立體圖，圖4是一種溝槽及柵電極結構截面圖；並請結合參閱圖1-圖2。如圖3所示，襯底8可以採用常規的矽襯底或其他適用襯底；在襯底8上，自襯底表面向下水平設有長條形的溝槽9，溝槽9可具有垂直或近似垂直方向的側壁。如圖4所示，在圖3中的所述溝槽內填充有柵電極材料，例如多晶矽或者金屬，以形成多晶矽或者金屬的第一柵電極3。

請繼續參閱圖4並結合參閱圖1。在襯底8中，自襯底表面沿溝槽9的側壁及溝槽的底部形成有溝道層10；溝道層10將整個條形溝槽9包圍。在所述第一柵電極3與溝道層10之間的所述溝槽9的內壁處、即沿溝槽9的內壁表面設有第一柵電極介質層6，例如可以是氧化物介質層、高k介質層或其他介電層。在襯底的表面還設有第二柵電極介質層6』，第二柵電極介質層6』與第一柵電極介質層6可交匯於溝槽9的埠部。

請參閱圖5，圖5是一種源極(漏極)及其導電引出結構截面圖；並請結合參閱圖1-圖2。如圖5所示，源極1、漏極4分別設於溝槽9兩端(即第一柵電極3兩端)的襯底8中；並且，源極1、漏極4在溝道層10外側圍繞溝槽9的條形兩側及底部設置，形成環形的源極1、漏極4。

與常規的溝道層以及源級和漏級結構相比，形成沿溝槽側壁及溝槽底部分布的溝道層以及圍繞溝槽的環形源極和漏極結構形式，可對溝槽底部空間進行充分的利用，提高器件性能。

請繼續參閱圖4並結合參閱圖2。在襯底8上還設有第二柵電極7；第二柵電極7將下方的溝槽9完全覆蓋，因而第二柵電極7的寬度要大於溝槽9的寬度。第二柵電極7的長度與溝槽9的長度相當即可，並延伸至部分位於溝槽兩端的源極1、漏極4上方。

所述第二柵電極7通過其底面與第一柵電極3的頂面接觸實現電性連接。第二柵電極7與襯底8表面之間具有第二柵電極介質層6』。

請參閱圖4。所述溝道層10在所述第二柵電極7下方沿襯底表面延伸形成轉折，使轉折部10』位於第二柵電極7的下方。這樣可增強第二柵電極的控制效果。

請參閱圖1-圖2。所述源極1的上表面設有源極導電引出2，漏極4的上表面設有漏極導電引出5。並且，所述源極1、漏極4可分別將溝槽9的其中一端端部包圍。這樣，只需要在源極1、漏極4的上表面分別設置一個源極、漏極導電引出2、5即可。

也可以採用圖5中的形式，在源極、漏極位於溝槽兩側的表面位置分別設置一個源極、漏極導電引出，即每個源極1設有兩個源極導電引出2』、2』』，每個漏極4設有兩個漏極導電引出5』、5』』；使用時，分別將兩個源極導電引出2』、2』』連接、將兩個漏極導電引出5』、5』』連接即可。

這樣，由位於襯底中的第一柵電極、位於第一柵電極兩端的源極、漏極以及位於源極、漏極之間的溝槽兩側及底部的溝道層構成一個溝槽式電晶體；同時，由位於襯底上的第二柵電極與源極、漏極以及溝道層構成另一個電晶體。也就是說，所述第二柵電極與第一柵電極通過共用位於襯底中的源極、漏極和溝道層，形成兩個並聯的電晶體。所述第二柵電極同時還作為第一柵電極的導電引出端；從而通過控制第二柵電極即可同時控制兩個電晶體。

採用上述兩個並聯的電晶體結構形式，不但充分利用了面積，而且可成倍增大驅動電流。

下面通過具體實施方式及附圖，對本發明的一種上述優化的溝槽式電晶體的製造方法進行詳細說明。

本發明的一種上述優化的溝槽式電晶體的製造方法，包括以下步驟：

提供一襯底8，例如可以是矽襯底或其他適用襯底。首先，在所述襯底8上可採用cmos光刻、刻蝕工藝，在所述襯底8表面形成水平方向的條形溝槽9，如圖3所示。其中，溝槽越深，電晶體相對佔用面積越小，形成的器件密度就越高，最終晶片的尺寸就越小。

然後，可採用離子注入工藝，在所述襯底8中利用溝槽側壁及溝槽底部形成溝道層10、10』。其中，在形成溝槽側壁處的溝道層時，可通過傾斜一定角度的方式對溝槽側壁進行離子注入；並在襯底表面對應第二柵電極的位置也進行離子注入，使溝道層在所述第二柵電極的下方位置沿襯底表面延伸形成轉折部10』。如圖3、圖4所示。

接著，可通過熱氧化或者薄膜沉積工藝，在溝槽內壁表面以及襯底表面形成柵電極介質層6和6』。其中，形成於溝槽內壁處的柵電極介質層作為第一柵電極介質層6，形成於襯底表面的柵電極介質層作為第二柵電極介質層6』。其中，在源極1、漏極4的適當位置對第二柵電極介質層6』形成開口，用於製作源極、漏極導電引出。然後，可採用cmos常規工藝，在溝槽內填充柵電極材料，例如多晶矽或者金屬，並進行平坦化，形成第一柵電極3，如圖4所示。

接下來，可採用離子注入工藝，在溝槽9兩端形成源極1、漏極4，使源極1、漏極4形成於溝道層10外側，並使源極1、漏極4各自圍繞溝槽9條形的兩側及底部，如圖5所示。

還可使源極1、漏極4分別向其所在的溝槽9一端的端面延伸，以將溝槽的該端端部包圍，如圖1、圖2所示。

在進行源極、漏極注入前，可預先在溝道層表面形成注入阻擋層。例如，可通過在源極、漏極注入區域形成覆蓋溝道層的平面的「側牆」結構，或設置掩膜，來避免進行源漏注入時對溝道產生影響。

接下來，可在襯底8表面形成一層電極材料，例如多晶矽或者金屬，並進行圖形化，以在襯底上形成第二柵電極7，使第二柵電極7將下方的溝槽9完全覆蓋，並與第一柵電極3形成連接，如圖2、圖4所示。同時，利用該圖形化的電極材料，在源極1、漏極4上表面第二柵電極介質層6』的開口位置形成源極、漏極導電引出2(2』、2』』)、5(5』、5』』)，如圖1(圖5)所示。

以上所述的僅為本發明的優選實施例，所述實施例並非用以限制本發明的專利保護範圍，因此凡是運用本發明的說明書及附圖內容所作的等同結構變化，同理均應包含在本發明的保護範圍內。