一種具有單層多晶的eeprom及其製備方法

2023-04-24 13:38:21 2

一種具有單層多晶的eeprom及其製備方法
【專利摘要】本發明涉及一種EEPROM及其製備方法，尤其是一種具有單層多晶的EEPROM及其製備方法，屬於半導體的【技術領域】。按照本發明提供的技術方案，所述具有多層單晶的EEPROM，包括半導體基板；在所述半導體基板內的上部設置若干用於數據存儲的存儲單元，所述存儲單元包括控制電容、PMOS編程電晶體以及與所述PMOS編程電晶體串聯的PMOS選擇電晶體；控制電容通過半導體基板內的隔離介質與PMOS編程電晶體以及PMOS選擇電晶體相隔離；本發明結構緊湊，降低加工成本以及工藝複雜度，操作方便，安全可靠。
【專利說明】一種具有單層多晶的EEPROM及其製備方法

【技術領域】
[0001]本發明涉及一種EEPROM及其製備方法，尤其是一種具有單層多晶的EEPROM及其製備方法，屬於半導體的【技術領域】。

【背景技術】
[0002]EEPROM是現代電子產品中不可缺少的電子元器件。目前，EEPROM存儲器是採用E方工藝加工製備的得到，EEPROM的存儲單元通常是採用雙層的多晶矽半導體工藝製備，工藝的研發和製作過程複雜，通常需要幾年的時間來研發一個半導體的工藝節點。
[0003]此外，對於一個EEPROM的晶片架構中，對於EEPROM的編程或擦除需要18V或以上的電壓來進行操作，這樣外圍線路相對應的需要高壓電晶體來產生或承受上述的操作電壓。對於上述產生或承受高壓的電晶體而言，相對應的半導體工藝製程需要多上好幾層，因此，會導致工藝的成本上升且難度增加，難以適應對於EEPROM的發展需求。


【發明內容】

[0004]本發明的目的是克服現有技術中存在的不足，提供一種具有單層多晶的EEPROM及其製備方法，其結構緊湊，降低加工成本以及工藝複雜度，操作方便，安全可靠。
[0005]按照本發明提供的技術方案，所述具有多層單晶的EEPR0M，包括半導體基板；在所述半導體基板內的上部設置若干用於數據存儲的存儲單元，所述存儲單元包括控制電容、PMOS編程電晶體以及與所述PMOS編程電晶體串聯的PMOS選擇電晶體；控制電容通過半導體基板內的隔離介質與PMOS編程電晶體以及PMOS選擇電晶體相隔離；
所述控制電容包括位於半導體基板內的P型阱區以及位於所述P型阱區上方的浮柵電極，所述浮柵電極與第一 P型阱區間設置有浮柵氧化層，所述浮柵氧化層以及浮柵電極還部分覆蓋P型阱區內的第一 P+區域；
所述PMOS編程電晶體以及PMOS選擇電晶體均位於半導體基板內的N型阱區內，所述N型阱區通過隔離介質與P型阱區隔離；PM0S編程電晶體包括位於N型阱區上部的第二 P+區域以及第四P+區域；控制電容上的浮柵電極延伸至PMOS編程電晶體上方並通過編程氧化層部分覆蓋在第二 P+區域以及第四P+區域的上方；
所述PMOS選擇電晶體包括位於N型阱區上部的第二 P+區域以及第三P+區域，所述第二 P+區域以及第三P+區域上方設置字線電極，所述字線電極通過下方的選擇氧化層部分覆蓋在第二 P+區域以及第三P+區域上。
[0006]所述浮柵電極與字線電極均為P導電類型的導電多晶矽，且浮柵電極與字線電極為同一工藝製造層。
[0007]所述浮柵氧化層、選擇氧化層以及編程氧化層均為二氧化矽層，且浮柵氧化層、選擇氧化層以及編程氧化層為同一工藝製造層。
[0008]所述隔離介質的材料為二氧化矽；在半導體基板內具有N導電類型深阱，所述P型阱區以及N型阱區均位於N導電類型深阱的正上方，且P型阱區的底部以及N型阱區的底部均鄰接N導電類型深阱。
[0009]一種具有單層多晶的EEPROM的製備方法，所述EEPROM的製備方法包括如下步驟:
a、提供具有兩個相對應的主面的半導體基板，所述兩個主面包括第一主面與第二主面；在半導體基板的第一主面上設置第一阻擋層，並選擇性地掩蔽和刻蝕所述第一阻擋層，以得到貫通所述第一阻擋層的第一窗口；
b、利用上述第一阻擋層以及第一窗口在半導體基板的第一主面上方進行N型離子注入，以在半導體基板內得到N導電類型深阱；
C、去除上述半導體基板第一主面上的第一阻擋層，以在半導體基板的第一主面上設置所需的第二阻擋層，選擇性地掩蔽和刻蝕第二阻擋層，以得到貫通第二阻擋層的第二窗P ;
d、利用第二阻擋層以及第二窗口在上述半導體基板的第一主面上進行N型離子注入，以得到位於N導電類型深阱上方的N型阱區；
e、去除上述半導體基板第一主面上的第二阻擋層，以在半導體基板的第一主面上設置第三阻擋層，選擇性地掩蔽和刻蝕第三阻擋層，以得到貫通第三阻擋層的第三窗口 ；
f、利用上述第三阻擋層以及第三窗口在上述半導體基板的第一主面進行P型離子注入，以得到位於N導電類型深阱上方的P型阱區；
g、去除上述半導體基板第一主面上的第三阻擋層，並在上述N導電類型深阱的上方設置隔離介質，以通過隔離介質將P型阱區與N型阱區的上部相互隔離；
h、在上述半導體基板的第一主面上設置第四阻擋層，選擇性地掩蔽和刻蝕第四阻擋層，以得到貫通第四阻擋層的第四窗口 ；
1、利用上述第四阻擋層以及第四窗口在半導體基板的第一主面上進行P型離子注入，以得到位於N型阱區、P型阱區上部的P+區域；
j、去除上述半導體基板上的第四阻擋層，並在半導體基板的第一主面上設置基板氧化層；
k、在上述半導體基板的第一主面上設置電極層，所述電極層位於基板氧化層上；
1、選擇性地掩蔽和刻蝕上述電極層以及基板氧化層，以得到位於半導體基板上的浮柵氧化層、選擇氧化層、字線電極、浮柵電極以及編程氧化層。
[0010]所述半導體基板的材料包括P導電類型矽板。
[0011]所述第一阻擋層、第二阻擋層、第三阻擋層以及第四阻擋層均為二氧化矽層或氮化娃層。
[0012]所述基板氧化層為二氧化矽層，電極層為P導電類型的導電多晶矽。
[0013]本發明的優點:EEPR0M包括控制電容，且PMOS編程電晶體與PMOS選擇電晶體相串聯，控制電容上的浮柵電極延伸至PMOS編程電晶體上，以實現控制電容串接在PMOS編程電晶體的柵極端，浮柵電極與字線電極為同一工藝製造層，通過單層的多晶能形成所需的EEPR0M，結構緊湊，降低加工成本以及工藝複雜度，操作方便，安全可靠。

【專利附圖】

【附圖說明】
[0014]圖1為本發明的等效電路圖。
[0015]圖2為本發明的平面圖。
[0016]圖3為圖2的A-A剖視圖。
[0017]圖4為圖2的B-B剖視圖。
[0018]圖5為圖2的C-C剖視圖。
[0019]圖6~圖13為本發明的具體實施工藝步驟剖視圖。
[0020]圖6為本發明得到N導電類型深阱後的剖視圖。
[0021]圖7為本發明得到N型阱區後的剖視圖。
[0022]圖8為本發明得到P型阱區後的剖視圖。
[0023]圖9為本發明得到隔離介質後的剖視圖。
[0024]圖10為本發明得到P+區域後的剖視圖。
[0025]圖11為本發明得到基板氧化層後的剖視圖。
[0026]圖12為本發明得到電極層後的剖視圖。
[0027]圖13為本發明得到控制電容、PMOS編程電晶體以及PMOS選擇電晶體後的剖視圖。
[0028]附圖標記說明:1-半導體基板、2-N導電類型深阱、3-N型阱區、4-P型阱區、5-隔離介質、6-浮柵氧化層、7-選擇氧化層、8-字線電極、9-浮柵電極、10-第一 P+區域、11-第二 P+區域、12-第三P+區域、13-第五P+區域、14-第一阻擋層、15-第一窗口、16-第二阻擋層、17-第二窗口、18-編程氧化層、19-第四P+區域、20-第三阻擋層、21-第三窗口、22-第四阻擋層、23-基板氧化層、24-電極層以及25-第四窗口。

【具體實施方式】
[0029]下面結合具體附圖和實施例對本發明作進一步說明。
[0030]如圖2、圖3、圖4、圖5和圖13所示:為了能降低加工成本以及工藝複雜度，操作方便，本發明包括半導體基板I;在所述半導體基板I內的上部設置若干用於數據存儲的存儲單元，所述存儲單元包括控制電容30、PMOS編程電晶體40以及與所述PMOS編程電晶體40串聯的PMOS選擇電晶體50 ;控制電容30通過半導體基板I內的隔離介質5與PMOS編程電晶體40以及PMOS選擇電晶體50相隔離；
所述控制電容30包括位於半導體基板I內的P型阱區4以及位於所述P型阱區4上方的浮柵電極9，所述浮柵電極9與第一 P型阱區4間設置有浮柵氧化層6，所述浮柵氧化層6以及浮柵電極9還部分覆蓋P型阱區4內的第一 P+區域10 ;
所述PMOS編程電晶體40以及PMOS選擇電晶體50均位於半導體基板I內的N型阱區3內，所述N型阱區3通過隔離介質5與P型阱區4隔離；PM0S編程電晶體40包括位於N型阱區3上部的第二 P+區域11以及第四P+區域19 ;控制電容30上的浮柵電極9延伸至PMOS編程電晶體40上方並通過編程氧化層18部分覆蓋在第二 P+區域11以及第四P+區域19的上方；
所述PMOS選擇電晶體50包括位於N型阱區3上部的第二 P+區域11以及第三P+區域12，所述第二 P+區域11以及第三P+區域12上方設置字線電極8，所述字線電極8通過下方的選擇氧化層7部分覆蓋在第二 P+區域11以及第三P+區域12上。
[0031 ] 具體地，如圖1所示，控制電容30連接在PMOS編程電晶體40的柵極端，PMOS編程電晶體40與PMOS選擇電晶體50相串聯。其中，浮柵電極9、浮柵氧化層6以及P型阱區4之間形成電容結構，在P型阱區4內有第五P+區域13，浮柵氧化層6以及浮柵電極9部分覆蓋P型阱區4內的第一 P+區域10、第五P+區域13，部分覆蓋是指浮柵氧化層6、浮柵電極9為全部覆蓋在第一 P+區域10以及第五P+區域13上，在第一 P+區域10以及第五P+區域13的外側區域並未有浮柵氧化層6以及浮柵電極9，以便進行後續的存儲等電壓的加載操作，通過浮柵電極9能夠用於存儲電子。
[0032]在N型阱區3內，PMOS編程電晶體40與PMOS選擇電晶體50共用第二 P+區域11，且控制電容30的浮柵電極9延伸並經過隔離介質5後位於PMOS編程電晶體40內第二P+區域11、第四P+區域19的上方，位於第二 P+區域11、第四P+區域19上方的浮柵電極9通過編程氧化層18部分覆蓋第二 P+區域11以及第四P+區域19。一般地，PMOS編程電晶體40上需要有編程電極，所述編程電極一般為導電多晶矽，本發明實施例中，PMOS編程電晶體4上的編程電極由浮柵電極9向外延伸並橫跨隔離介質5後位於PMOS編程電晶體40的上方形成，以使得PMOS編程電晶體4上的浮柵電極9與控制電容30上的浮柵電極9連為一體。
[0033]本發明實施例中的部分覆蓋具體是指浮柵電極9、編程氧化層18不完全覆蓋在第二 P+區域11以及第四P+區域19上，且字線電極8與選擇氧化層7不完全覆蓋第二 P+區域11以及第三P+區域12上。
[0034]所述浮柵電極9與字線電極8均為P導電類型的導電多晶矽，且浮柵電極9與字線電極8為同一工藝製造層。所述浮柵氧化層6、選擇氧化層7以及編程氧化層18均為二氧化矽層，且浮柵氧化層6、選擇氧化層7以及編程氧化層8為同一工藝製造層。
[0035]所述隔離介質5的材料為二氧化矽；在半導體基板I內具有N導電類型深阱2，所述P型阱區4以及N型阱區3均位於N導電類型深阱2的正上方，且P型阱區4的底部以及N型阱區3的底部均鄰接N導電類型深阱2。
[0036]本發明實施例中，控制電容30是為了把加載在第一 P+區域10上的電壓傳到浮柵電極9上。PMOS編程電晶體40是用來編程，是把電子注入浮柵電極9、去除浮柵電極9內的電子和讀取整個EEPROM存儲狀態時用。PMOS選擇電晶體50用來在編程與讀取存儲狀態時，隔離其他存儲單元，避免產生幹擾。
[0037]如圖6~圖13所示，以半導體基板I採用P導電類型的矽板為例，對上述結構的EEPROM可以採用下述工藝步驟製備得到，所述EEPROM的製備方法包括如下步驟:
a、提供具有兩個相對應的主面的半導體基板I，所述兩個主面包括第一主面與第二主面；在半導體基板I的第一主面上設置第一阻擋層14，並選擇性地掩蔽和刻蝕所述第一阻擋層14，以得到貫通所述第一阻擋層14的第一窗口 15 ;
如圖6所示，第一阻擋層14可以為二氧化矽層或氮化矽層，通過對第一阻擋層14進行刻蝕得到第一窗口 15，通過第一窗口 15以將與所述第一窗口 15相對應的半導體基板I的第一主面裸露。對第一阻擋層14進行刻蝕得到第一窗口 15的工藝步驟為本【技術領域】所熟知，下述對阻擋層刻蝕得到窗口的具體工藝步驟相同，具體不再贅述。
[0038]b、利用上述第一阻擋層14以及第一窗口 15在半導體基板I的第一主面上方進行N型離子注入，以在半導體基板I內得到N導電類型深阱2 ;
在半導體基板I第一主面上進行N型雜質離子注入可以採用本【技術領域】常用的工藝步驟，具體工藝條件可以根據需要進行選擇，只要在半導體基板I內形成N導電類型深阱2即可，N導電類型深阱2的位置區域與第一窗口 15相對應一致。
[0039]C、去除上述半導體基板I第一主面上的第一阻擋層14，以在半導體基板I的第一主面上設置所需的第二阻擋層16，選擇性地掩蔽和刻蝕第二阻擋層16，以得到貫通第二阻擋層16的第二窗口 17 ；
如圖7所示，第二阻擋層16也為二氧化矽層或氮化矽層，通過第二窗口 17能將半導體基板I對應的第一主面裸露，第二窗口 17位於形成N型阱區3的位置。
[0040]d、利用第二阻擋層16以及第二窗口 17在上述半導體基板I的第一主面上進行N型離子注入，以得到位於N導電類型深阱2上方的N型阱區3 ;
本發明實施例中，在注入形成N型阱區3的雜質離子濃度低於形成N導電類型深阱2的雜質離子濃度，從而能在N導電類型深阱2上方形成N型阱區3。形成N型阱區3的具體注入工藝以及過程均為本【技術領域】人員所熟知，此處不再贅述。
[0041]e、去除上述半導體基板I第一主面上的第二阻擋層14，以在半導體基板I的第一主面上設置第三阻擋層20，選擇性地掩蔽和刻蝕第三阻擋層20，以得到貫通第三阻擋層20的第三窗口 21 ；
如圖8所示，第三阻擋層20為二氧化矽層或氮化矽層，第三窗口 21的位置區域與待形成P型阱區4的位置相對應一致。
[0042]f、利用上述第三阻擋層20以及第三窗口 21在上述半導體基板I的第一主面進行P型離子注入，以得到位於N導電類型深阱2上方的P型阱區4 ;
利用第三阻擋層20的阻擋作用，能在N型飛彈類型深阱2的上方形成P型阱區4，形成N型阱區3與形成P型阱區4的不同之處在於注入不同的雜質離子不同，具體工藝步驟相似，此處不再贅述。
[0043]g、去除上述半導體基板I第一主面上的第三阻擋層20，並在上述N導電類型深阱2的上方設置隔離介質5，以通過隔離介質5將P型阱區4與N型阱區3的上部相互隔離；
如圖9所示，隔離介質5可以為二氧化矽，隔離介質5可以通過熱氧化工藝製備得到，也可以在半導體基板I內通過溝槽填充得到，具體可以根據實施工藝進行選擇。P型阱區4與N型阱區3通過隔離介質5隔離後，以便能將控制電容30與PMOS編程電晶體40以及PMOS選擇電晶體50相隔離。
[0044]h、在上述半導體基板I的第一主面上設置第四阻擋層22，選擇性地掩蔽和刻蝕第四阻擋層22，以得到貫通第四阻擋層22的第四窗口 25 ;
如圖10所示，第四阻擋層22為二氧化矽層或氮化矽層，通過第四窗口 25能在P型阱區4以及N型阱區3內注入得到P+區域。
[0045]1、利用上述第四阻擋層22以及第四窗口 25在半導體基板I的第一主面上進行P型離子注入，以得到位於N型阱區3、P型阱區4上部的P+區域；
本發明實施例中，所述得到的P+區域包括位於P型阱區4內的第一 P+區域10以及第五P+區域13，以及位於N型阱區3內的第二 P+區域11、第三P+區域12以及第四P+區域19。
[0046]j、去除上述半導體基板I上的第四阻擋層22，並在半導體基板I的第一主面上設置基板氧化層23 ;
如圖11所示，所述基板氧化層23為二氧化矽層，基板氧化層23覆蓋在半導體基板I的第一主面上。通過基板氧化層23用於形成浮柵氧化層6、選擇氧化層7以及編程氧化層18。
[0047]k、在上述半導體基板I的第一主面上設置電極層24，所述電極層24位於基板氧化層23上；
如圖12所示，電極層24為P導電類型的多晶矽。通過電極層24用於形成浮柵電極9以及字線電極8。
[0048]1、選擇性地掩蔽和刻蝕上述電極層24以及基板氧化層23，以得到位於半導體基板I上的浮柵氧化層6、選擇氧化層7、字線電極8、浮柵電極9以及編程氧化層18。
[0049]如圖13所示，通過對基板氧化層23以及電極層24的刻蝕，得到浮柵氧化層6、擇氧化層7、字線電極8、浮柵電極9以及編程氧化層18後，從而得到控制電容30、PMOS編程電晶體40以及與所述PMOS編程電晶體40串聯的PMOS選擇電晶體50。
[0050]當需要對整個EEPROM進行編程時，需要在第一 P+區域10上加載3V電壓，在第三P+區域12上加載5V電壓，在N型阱區3上加載5V電壓，在第四P+區域19上加載OV電壓，在字線電極8上加載OV電壓，以使得電子注入到浮柵電極9內，此時PMOS編程電晶體40的開啟閾值變小或從負的開啟閾值變為正的開啟閾值，從而能進行數據編程。
[0051]在需要對整個EEPROM進行擦除時，在第一 P+區域10上加載-5V電壓，在第三P+區域12上加載5V電壓，在N型阱區3上加載5V電壓，在第四P+區域19上加載5V電壓，在字線電極8上加載5V電壓，通過上述電壓，在PMOS編程電晶體40的編程氧化層18上形成的高電場大於lOMV/cm，形成FN隧道效應所需的電場，浮柵電極9內的電子通過FN隧道被移除，即實現對EEPROM的數據擦除。
[0052]當需要對整個EEPROM進行讀取時，通過在第一 P+區域10上加載OV電壓，在第三P+區域12上加載IV電壓，在N型阱區2上加載2V電壓，在第四P+區域19上加載2V的電壓，並在字線電極8上加載OV電壓，則通過第三P+區域12電流較大的數據狀態為「 I 」，通過第三P+區域12電流較小的數據狀態為「0」，從而能夠將EEPROM的存儲狀態讀取。
[0053]本發明EEPROM包括控制電容30，且PMOS編程電晶體40與PMOS選擇電晶體50相串聯，控制電容30上的浮柵電極9延伸至PMOS編程電晶體40上，以實現控制電容30串接在PMOS編程電晶體40的柵極端，浮柵電極9與字線電極8為同一工藝製造層，通過單層的多晶能形成所需的EEPR0M，結構緊湊，降低加工成本以及工藝複雜度，操作方便，安全可靠。
【權利要求】
1.一種具有多層單晶的EEPROM，包括半導體基板(I);其特徵是:在所述半導體基板(O內的上部設置若干用於數據存儲的存儲單元，所述存儲單元包括控制電容(30)、PMOS編程電晶體(40)以及與所述PMOS編程電晶體(40)串聯的PMOS選擇電晶體(50);控制電容(30)通過半導體基板(I)內的隔離介質(5)與PMOS編程電晶體(40)以及PMOS選擇電晶體(50)相隔咼； 所述控制電容(30)包括位於半導體基板(I)內的P型阱區(4)以及位於所述P型阱區(4)上方的浮柵電極(9)，所述浮柵電極(9)與第一 P型阱區(4)間設置有浮柵氧化層(6)，所述浮柵氧化層(6 )以及浮柵電極(9 )還部分覆蓋P型阱區(4)內的第一 P+區域(10 ); 所述PMOS編程電晶體(40)以及PMOS選擇電晶體(50)均位於半導體基板(I)內的N型阱區(3)內，所述N型阱區(3)通過隔離介質(5)與P型阱區(4)隔離；PM0S編程電晶體(40)包括位於N型阱區(3)上部的第二 P+區域(11)以及第四P+區域(19);控制電容(30)上的浮柵電極(9 )延伸至PMOS編程電晶體(40 )上方並通過編程氧化層(18 )部分覆蓋在第二 P+區域(11)以及第四P+區域(19)的上方； 所述PMOS選擇電晶體(50)包括位於N型阱區(3)上部的第二 P+區域(11)以及第三P+區域(12)，所述第二 P+區域(11)以及第三P+區域(12)上方設置字線電極(8)，所述字線電極(8)通過下方的選擇氧化層(7)部分覆蓋在第二 P+區域(11)以及第三P+區域(12)上。
2.根據權利要求1所述的具有多層單晶的EEPR0M，其特徵是:所述浮柵電極(9)與字線電極(8)均為P導電類型的導電多晶矽，且浮柵電極(9)與字線電極(8)為同一工藝製造層O
3.根據權利要求1所述的具有多層單晶的EEPR0M，其特徵是:所述浮柵氧化層(6)、選擇氧化層(7)以及編程氧化層(18)均為二氧化矽層，且浮柵氧化層(6)、選擇氧化層(7)以及編程氧化層(8)為同一工藝製造層。
4.根據權利要求1所述的具有多層單晶的EEPR0M，其特徵是:所述隔離介質(5)的材料為二氧化矽；在半導體基板(I)內具有N導電類型深阱(2)，所述P型阱區(4)以及N型阱區(3)均位於N導電類型深阱(2)的正上方，且P型阱區(4)的底部以及N型阱區(3)的底部均鄰接N導電類型深阱(2 )。
5.一種具有單層多晶的EEPROM的製備方法，其特徵是，所述EEPROM的製備方法包括如下步驟: (a)、提供具有兩個相對應的主面的半導體基板(1)，所述兩個主面包括第一主面與第二主面；在半導體基板(I)的第一主面上設置第一阻擋層(14)，並選擇性地掩蔽和刻蝕所述第一阻擋層(14)，以得到貫通所述第一阻擋層(14)的第一窗口( 15); (b)、利用上述第一阻擋層(14)以及第一窗口(15)在半導體基板(I)的第一主面上方進行N型離子注入，以在半導體基板(I)內得到N導電類型深阱(2); (C)、去除上述半導體基板(I)第一主面上的第一阻擋層(14)，以在半導體基板(I)的第一主面上設置所需的第二阻擋層(16)，選擇性地掩蔽和刻蝕第二阻擋層(16)，以得到貫通第二阻擋層(16)的第二窗口(17); (d)、利用第二阻擋層(16)以及第二窗口( 17)在上述半導體基板(I)的第一主面上進行N型離子注入，以得到位於N導電類型深阱(2)上方的N型阱區(3); (e)、去除上述半導體基板(I)第一主面上的第二阻擋層(14)，以在半導體基板(I)的第一主面上設置第三阻擋層(20)，選擇性地掩蔽和刻蝕第三阻擋層(20)，以得到貫通第三阻擋層(20)的第三窗口(21)； (f)、利用上述第三阻擋層(20)以及第三窗口(21)在上述半導體基板(I)的第一主面進行P型離子注入，以得到位於N導電類型深阱(2)上方的P型阱區(4); (g)、去除上述半導體基板(I)第一主面上的第三阻擋層(20)，並在上述N導電類型深阱(2)的上方設置隔離介質(5)，以通過隔離介質(5)將P型阱區(4)與N型阱區(3)的上部相互隔離； (h)、在上述半導體基板(I)的第一主面上設置第四阻擋層(22)，選擇性地掩蔽和刻蝕第四阻擋層(22)，以得到貫通第四阻擋層(22)的第四窗口(25); (i)、利用上述第四阻擋層(22)以及第四窗口(25)在半導體基板(I)的第一主面上進行P型離子注入，以得到位於N型阱區(3)、P型阱區(4)上部的P+區域； (j)、去除上述半導體基板(I)上的第四阻擋層(22)，並在半導體基板(I)的第一主面上設置基板氧化層(23); (k)、在上述半導體基板(I)的第一主面上設置電極層(24)，所述電極層(24)位於基板氧化層(23)上； (1)、選擇性地掩蔽和刻蝕上述電極層(24)以及基板氧化層(23)，以得到位於半導體基板(I)上的浮柵氧化層(6)、選擇氧化層(7)、字線電極(8)、浮柵電極(9)以及編程氧化層(18)。
6.根據權利要求5所述具有單層多晶的EEPROM的製備方法，其特徵是，所述半導體基板(I)的材料包括P導電類型矽板。
7.根據權利要求5所述具有單層多晶的EEPROM的製備方法，其特徵是，所述第一阻擋層(14)、第二阻擋層(16)、第三阻擋層(20)以及第四阻擋層(22)均為二氧化矽層或氮化矽層O
8.根據權利要求5所述具有單層多晶的EEPROM的製備方法，其特徵是，所述基板氧化層(23)為二氧化矽層，電極層(24)為P導電類型的導電多晶矽。
【文檔編號】H01L27/115GK104465662SQ201410785392
【公開日】2015年3月25日 申請日期:2014年12月16日 優先權日:2014年12月16日
【發明者】方鋼鋒 申請人:無錫來燕微電子有限公司