一種支持dvfs的總線數據信號傳輸的方法及裝置製造方法
2023-05-08 14:34:01 1
一種支持dvfs的總線數據信號傳輸的方法及裝置製造方法
【專利摘要】本發明公開了一種支持DVFS的總線數據信號傳輸的方法及裝置，涉及IC低功耗設計領域，所述方法包括：利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號；將所述跨電壓域信號進行電平轉換；利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號。本發明實現了異步AXI接口，並通過所實現的異步AXI接口在兩個電壓域之間進行高速穩定的總線數據信號傳輸，時序更易於收斂，從而提升了整個系統在動態電壓和頻率調整時的穩定性和可靠性。
【專利說明】一種支持DVFS的總線數據信號傳輸的方法及裝置
【技術領域】
[0001]本發明涉及集成電路IC低功耗設計領域，特別涉及一種支持DVFS的兩個支持動態電壓頻率調整DVFS的電壓域之間實現異步AXI接口，並利用所實現述異步AXI接口實現總線數據信號傳輸的方法及相關裝置。
【背景技術】
[0002]隨著消費類電子產品的風行，消費者對於可便攜產品功能的要求也越來越複雜。相對的在電池的容量還沒有進一步提升之前，如何以最有效的方式使用電池有限的能量，便成為目前可可攜式消費類電子產品所面對的最重要問題，而使用低功耗技術來設計晶片似乎是目前唯一的選擇。互補金屬氧化物半導體CMOS電路的功耗分動態功耗和靜態功耗兩部分。動態功耗主要和電壓V、工作頻率F和負載電容C有關。靜態功耗主要和電壓V、亞閾值電流有關。所以，通過降低電壓V和工作頻率F可以有效的降低電路的功耗。
[0003]近幾年業界對動態電壓頻率調整DVFS的研究和應用比較廣泛，也就是在升降電壓V的同時，工作頻率F也隨著動態調整，達到降低功耗的目的。相對於傳統的動態頻率調整DFS，DVFS既可以降低功率消耗，也會真正的達到減少能量消耗的目的。
[0004]目前，為了降低系統的實現複雜度，提高DVFS的應用性，異步接口電路可以先通過一個指示信號來阻塞兩個電壓域之間的總線數據傳輸，等待DFS操作完成後，釋放阻塞信號，繼續進行總線傳輸。這種異步接口電路頻率不高，數據傳輸效率低。
[0005]對於使用同步時鐘的兩個電壓域之間，還可以通過精確調整兩個電壓域的時鐘相位，使其達到同步化，以保證數據傳輸的可靠性。這種電路使用固定頻率，對於DVFS設計來說，由於信號經過時鐘樹產生的延時抖動比較大，給時序收斂造成很大的困難。
【發明內容】
[0006]本發明的目的在於提供一種支持DVFS的總線數據信號傳輸的方法及裝置，能更好地解決現有技術中數據傳輸效率低和時序難以收斂的問題。
[0007]根據本發明的一個方面，提供了一種支持DVFS的總線數據信號傳輸的方法，包括:
[0008]利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號；
[0009]將所述跨電壓域信號進行電平轉換；
[0010]利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號。
[0011]優選地，在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域和/或收方電壓域進行動態電壓頻率調整DVFS處理。
[0012]優選地，在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域將作為跨電壓域信號的總線數據信號送入第一異步FIFO控制單元，第一異步FIFO控制單元利用所述發方電壓域時鐘信號，將所述總線數據信號發送至電平轉換單元。
[0013]優選地，電平轉換單元將所述跨電壓域信號進行電平轉換，並將經過電平轉換的跨電壓域信號作為收方電壓域總線數據信號傳送給第二異步FIFO控制單元。
[0014]優選地，收方電壓域利用其時鐘信號從所述第二異步FIFO控制單元讀取所述收方電壓域總線數據信號。
[0015]優選地，所述發方電壓域是CPU電壓域或BIU電壓域，所述收方電壓域是BIU電壓域或CPU電壓域。
[0016]根據本發明的另一方面，提供了一種支持DVFS的總線數據信號傳輸的裝置，其特徵在於，包括:
[0017]發方部件，用於利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號;
[0018]電平轉換部件，用於將所述跨電壓域信號進行電平轉換；
[0019]收方部件，用於利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號。
[0020]優選地，所述發方電壓域和/或所述收方電壓域還用於在傳輸總線數據信號期間，進行動態電壓頻率調整DVFS處理。
[0021]優選地，所述發方部件包括:
[0022]發方電壓域單元，用於在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域將作為跨電壓域信號的總線數據信號送入第一異步FIFO控制單元；
[0023]第一異步FIFO控制單元，用於利用所述發方電壓域時鐘信號，將所述總線數據信號發送至電平轉換部件。
[0024]優選地，所述電平轉換部件包括:
[0025]電平轉換單元，用於將所述跨電壓域信號進行電平轉換，並將經過電平轉換的跨電壓域信號作為收方電壓域總線數據信號傳送給第二異步FIFO控制單元。
[0026]優選地，所述收方部件包括:
[0027]第二異步FIFO控制單元，用於接收電平轉換部件傳送的收方電壓域總線數據信號;
[0028]收方電壓域單元，用於利用收方電壓域時鐘信號從所述第二異步FIFO控制單元讀取所述收方電壓域總線數據信號。
[0029]優選地，所述發方電壓域是BIU電壓域或BIU電壓域，所述收方電壓域是CPU電壓域或CPU電壓域。
[0030]與現有技術相比較，本發明的有益效果在於:
[0031]本發明可以實現兩個電壓域之間的數據高速穩定傳輸，相對傳統的異步接口電路要更易於時序收斂，從而提升整個系統在動態電壓和頻率調整時的穩定性和可靠性。
【專利附圖】
【附圖說明】
[0032]圖1是本發明實施例提供的支持DVFS的總線數據信號傳輸的方法流程圖；
[0033]圖2是本發明實施例提供的支持DVFS的簡單的SOC晶片整體架構示意圖；
[0034]圖3是本發明實施例提供的支持DVFS的雙核處理器整體架構示意圖；
[0035]圖4是本發明實施例提供的支持DVFS的實現總線數據信號傳輸的裝置框圖；
[0036]圖5是本發明實施例提供的分離讀寫傳輸的AXI通道的結構示意圖；[0037]圖6是本發明實施例提供的異步AXI接口電路的結構示意圖。
【具體實施方式】
[0038]以下結合附圖對本發明的優選實施例進行詳細說明，應當理解，以下所說明的優選實施例僅用於說明和解釋本發明，並不用於限定本發明。
[0039]圖1是本發明實施例提供的支持DVFS的總線數據信號傳輸的方法流程圖，如圖1所示,步驟包括:
[0040]步驟101、利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號。具體地說，在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域將作為跨電壓域信號的總線數據信號送入第一異步FIFO控制單元，第一異步FIFO控制單元利用所述發方電壓域時鐘信號，將所述總線數據信號發送至電平轉換單元。
[0041]步驟102、將所述跨電壓域信號進行電平轉換。具體地說，首先，電平轉換單元將所述跨電壓域信號進行電平轉換，並將經過電平轉換的跨電壓域信號作為收方電壓域總線數據信號傳送給第二異步FIFO控制單元。
[0042]步驟103、利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號。具體地說，收方電壓域利用其時鐘信號從所述第二異步FIFO控制單元讀取所述收方電壓域總線數據信號。
[0043]上述步驟中，所述發方電壓域是晶片中的CPU電壓域，所述收方電壓域是晶片中的BIU電壓域，所述總線數據信號包括寫地址信號、寫數據信號、讀地址信號；或者，所述發方電壓域是晶片中的BIU電壓域，所述收方電壓域是晶片中的CPU電壓域，所述總線數據信號包括讀數據信號、寫響應信號。
[0044]進一步地，在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域和/或收方電壓域可以進行動態電壓頻率調整DVFS處理。
[0045]圖2是本發明實施例提供的支持DVFS的簡單的SOC晶片整體架構示意圖，如圖2所示，包括三個電壓域=CPU電壓域、BIU電壓域和SOC電壓域。所述CPU電壓域包含的功能單元主要是兩個CPU核。所述BIU電壓域主要包括了用於實現兩個CPU核之間緩存一致性的功能單元以及總線接口單元，如圖3所示。所述SOC電壓域包括系統AXI總線、AXI2APB橋接器、系統時鐘產生器和鎖相環。在SOC晶片外部所述三個電壓域分別對應三個供電單元。所述CPU電壓域需要實現動態電壓調整，所以SOC晶片通過配置接口對CPU電壓域的供電單元進行配置。本發明涉及CPU電壓域和BIU電壓域之間通過總線接口實現總線數據信號傳輸的技術，即通過圖3中的跨時鐘域和電壓域處理邏輯實現CPU電壓域和BIU電壓域之間的總線數據信號的傳輸。
[0046]由於採用DVFS的SOC晶片基本都採用GALS的架構，也就是全局異步，局部同步的時鐘結構。這種結構易於時序的收斂和性能的提升，每個電壓域之間工作時鐘獨立，不需要全局的時鐘樹平衡。所以，兩個電壓域之間就需要採用異步接口電路，來保證數據傳輸的正確性。但是，本發明不限於SOC晶片，其它晶片中，只要需要在CPU電壓域和BIU電壓域之間採用異步接口電路進行總線數據信號的傳輸，都可以使用本發明所述的技術方案。
[0047]圖4是本發明實施例提供的支持DVFS的總線數據信號傳輸的裝置框圖，如圖4所示，包括用於利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號的發方部件、用於將所述跨電壓域信號進行電平轉換的電平轉換部件和用於利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號的收方部件，其中:
[0048]所述發方部件包括發方電壓域單元和第一異步FIFO控制單元，所述發方電壓域單元在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域將作為跨電壓域信號的總線數據信號送入第一異步FIFO控制單元，所述第一異步FIFO控制單元利用所述發方電壓域時鐘信號，將所述總線數據信號發送至電平轉換部件。
[0049]所述電平轉換部件包括電平轉換單元，所述電平轉換單元將所述跨電壓域信號進行電平轉換，並將經過電平轉換的跨電壓域信號作為收方電壓域總線數據信號傳送給第二異步FIFO控制單元。
[0050]所述收方部件包括第二異步FIFO控制單元和收方電壓域單元，所述第二異步FIFO控制單元接收電平轉換部件傳送的收方電壓域總線數據信號，所述收方電壓域單元利用收方電壓域時鐘信號從所述第二異步FIFO控制單元讀取所述收方電壓域總線數據信號。
[0051]進一步地，所述發方電壓域單元是SOC晶片中CPU或BIU，所述收方電壓域單元是SOC晶片中BIU或CPU，在CPU和BIU之間傳輸總線數據信號期間，CPU電壓域和/或BIU電壓域可以進行DVFS操作。
[0052]進一步地,所述第一異步FIFO控制單元和所述第二異步FIFO控制單元在兩個電壓域之間，與電平轉換部件一起，實現了異步AXI接口電路，所述異步AXI接口電路實現的功能包括:
[0053]1、用於實現支持特定協議的SOC總線接口 ；
[0054]2、用於在兩個異步時鐘之間進行數據交互。
[0055]傳統的SOC晶片設計方案中，兩個不同電壓域之間的接口一般通過異步接口來處理，這樣在跨電壓域的部分不容易產生時序問題。本發明採用兩個異步FIFO將異步AXI接口的讀寫傳輸分離開來，在兩個異步FIFO之間切割時鐘域和電壓域，使得兩個電壓域間的數據傳輸更加穩定，接口工作頻率更高，時序收斂更加容易。圖5是本發明實施例提供的分離讀寫傳輸的異步AXI通道的結構示意圖，如圖5所示，以CPU發起到BIU的傳輸請求為例，整個總線接口的工作流程如下:
[0056]1、CPU發起到BIU的傳輸請求，總線協議邏輯將作為跨電壓域信號的總線數據信號存取下來，然後送入CPU側的異步FIFO控制單元；
[0057]2、CPU側的異步FIFO控制單元利用CPU電壓域時鐘信號，將所述跨電壓域信號經過電平轉換單元後送給BIU側的異步FIFO控制單元；
[0058]3、BIU利用BIU電壓域時鐘信號讀取BIU側的異步FIFO控制單元，將經過電平轉換的跨電壓域信號轉換到其時鐘域，完成整個數據的傳輸過程。
[0059]上述總線數據信號包括寫地址信號、寫數據信號、讀地址信號。
[0060]同樣的，若BIU向CPU發起傳輸請求，整個總線接口的工作流程如下:
[0061]1、BIU發起到CPU的傳輸請求，總線協議邏輯將作為跨電壓域信號的總線數據信號存取下來，然後送入BIU側的異步FIFO控制單元；
[0062]2,BIU側的異步FIFO控制單元利用BIU電壓域時鐘信號，將所述跨電壓域信號經過電平轉換單元後送給CPU側的異步FIFO控制單元；[0063]3,CPU利用CPU電壓域時鐘信號讀取CPU側的異步FIFO控制單元，將經過電平轉換的跨電壓域信號轉換到其時鐘域，完成整個數據的傳輸過程。
[0064]傳統異步接口電路中異步FIFO輸入邏輯部分的時鐘和總線邏輯部分的時鐘是同一個源頭，這樣在後端實現時需要對兩部分的時序單元做時鐘樹，並要做到時鐘樹的平衡。而對於DVFS的設計來說，進行跨電壓域的時鐘樹平衡是很難做到的，而且由於兩邊時鐘樹分屬不同的電壓域，信號經過時鐘樹產生的延時抖動也比較大，給時序收斂造成很大的困難。與傳統異步接口電路對比，本發明中採用的異步AXI接口電路的優勢在於，發方和接方分別採用了分離讀寫傳輸的異步FIFO控制邏輯，兩側的時鐘為異步時鐘。圖6是本發明實施例提供的異步AXI接口電路的結構示意圖，如圖6所示，通過分離讀寫傳輸的整個異步AXI接口電路，進行總線數據信號的傳輸。該異步AXI接口電路整體採用異步的工作方式，以CPU發起到BIU的傳輸請求為例，所述異步AXI接口電路的工作流程如下:
[0065]1、在CPU發送請求到BIU期間，當cpU_valid信號有效時，將總線數據信號送給CPU側的異步FIFO控制單元，以便所述CPU側的異步FIFO控制單元利用其異步FIFO控制邏輯(即CPU寫控制邏輯)進行相應處理；
[0066]2、CPU側的異步FIFO控制單元利用所述異步FIFO控制邏輯，首先判斷其的寄存器是否已滿，若未滿，貝1J通過非門置cpu_ready信號有效,並且通過將cpu_valid信號和cpu_ready信號作為與門的輸入，置pushdata信號有效，然後，利用CPU_CL0CK，將跨電壓域信號鎖存到所述寄存器中。
[0067]在這個過程，CPU側的異步FIFO控制邏輯需要知道異步FIFO控制單元中寄存器的深度和異步BIU側的讀指針來判斷FIFO的空滿狀態，CPU側的一次突發傳輸不要超過異步FIFO控制單元中寄存器的深度，否則會影響整個異步接口電路的性能。只要寄存器未滿，CPU就可以繼續發送總線數據信號，不必等待BIU側的biu_ready信號。
[0068]3、電平轉換單元對所述CPU側的跨電壓域信號進行電平轉換，並送入BIU側的異步FIFO控制單元，以便BIU側的異步FIFO控制單元利用其異步FIFO控制邏輯(即BIU讀控制邏輯)進行相應處理；
[0069]4、BIU側的異步FIFO控制單元利用其異步FIFO控制邏輯，判斷其寄存器是否未空，若是，則返回biu_valid信號有效；當BIU側的biu_ready有效時,通過將biu_valid信號和biu_ready信號作為與門的輸入，將popdata信號置為有效，從而利用BIU_CL0CK將經過電平轉換後的跨電壓域信號從其寄存器中讀取出來，即轉換到BIU時鐘域，完成一次總線傳輸。
[0070]對於異步AXI接口的5個通道，由於地址和數據分開傳輸，對於發方，需要記錄當前已發送地址的數量，當數量不為零時，數據通道才能發送數據。
[0071]本發明可以廣泛應用於需要支持DVFS的超大規模集成電路VLSI晶片設計中，異步AXI接口電路可以穩定工作在高頻時鐘下，總線數據信號的傳輸高效穩定，後端實現也容易達到時序收斂，該異步接口電路相對傳統的異步接口電路改動很小，容易實現。
[0072]儘管上文對本發明進行了詳細說明，但是本發明不限於此，本【技術領域】技術人員可以根據本發明的原理進行各種修改。因此，凡按照本發明原理所作的修改，都應當理解為落入本發明的保護範圍。
【權利要求】
1.一種支持DVFS的總線數據信號傳輸的方法，其特徵在於，包括: 利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號； 將所述跨電壓域信號進行電平轉換； 利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號。
2.根據權利要求1所述的方法，其特徵在於，在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域和/或收方電壓域進行動態電壓頻率調整DVFS處理。
3.根據權利要求2所述的方法，其特徵在於，在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域將作為跨電壓域信號的總線數據信號送入第一異步FIFO控制單元，第一異步FIFO控制單元利用所述發方電壓域時鐘信號，將所述總線數據信號發送至電平轉換單元。
4.根據權利要求3所述的方法，其特徵在於，電平轉換單元將所述跨電壓域信號進行電平轉換，並將經過電平轉換的跨電壓域信號作為收方電壓域總線數據信號傳送給第二異步FIFO控制單元。
5.根據權利要求4所述的方法，其特徵在於，收方電壓域利用其時鐘信號從所述第二異步FIFO控制單元讀取所述收方電壓域總線數據信號。
6.根據權利要求1-5任意一項所述的方法，其特徵在於，所述發方電壓域是BIU電壓域或BIU電壓域，所述收方電壓域是CPU電壓域或CPU電壓域。
7.一種支持DVFS的總線數據信號傳輸的裝置，其特徵在於，包括: 發方部件，用於利用發方電壓域時鐘信號發送作為跨電壓域信號的總線數據信號； 電平轉換部件，用於將所述跨電壓域信號進行電平轉換； 收方部件，用於利用收方電壓域時鐘信號接收經過電平轉換的所述跨電壓域信號。
8.根據權利要求7所述的裝置，其特徵在於，所述發方電壓域和/或所述收方電壓域還用於在傳輸總線數據信號期間，進行動態電壓頻率調整DVFS處理。
9.根據權利要求8所述的裝置，其特徵在於，所述發方部件包括: 發方電壓域單元，用於在發方電壓域和收方電壓域之間傳輸總線數據信號期間，發方電壓域將作為跨電壓域信號的總線數據信號送入第一異步FIFO控制單元； 第一異步FIFO控制單元，用於利用所述發方電壓域時鐘信號，將所述總線數據信號發送至電平轉換部件。
10.根據權利要求9所述的裝置，其特徵在於，所述電平轉換部件包括: 電平轉換單元，用於將所述跨電壓域信號進行電平轉換，並將經過電平轉換的跨電壓域信號作為收方電壓域總線數據信號傳送給第二異步FIFO控制單元。
11.根據權利要求10所述的裝置，其特徵在於，所述收方部件包括: 第二異步FIFO控制單元，用於接收電平轉換部件傳送的收方電壓域總線數據信號； 收方電壓域單元，用於利用收方電壓域時鐘信號從所述第二異步FIFO控制單元讀取所述收方電壓域總線數據信號。
12.根據權利要求7-11任意一項所述的裝置，其特徵在於，所述發方電壓域是BIU電壓域或BIU電壓域，所述收方電壓域是CPU電壓域或CPU電壓域。
【文檔編號】G06F13/38GK104008076SQ201310059075
【公開日】2014年8月27日 申請日期:2013年2月25日 優先權日:2013年2月25日
【發明者】寧國強 申請人:中興通訊股份有限公司