一種用於伺服驅動系統的編碼器接口ip核的製作方法

2023-04-27 13:08:21 1

專利名稱：一種用於伺服驅動系統的編碼器接口ip核的製作方法
技術領域：
本實用新型涉及一種編碼器接口 IP核，尤其涉及一種用於伺服驅動系統的對編碼器信號進行處理的IP核。
背景技術：
在半閉環位置伺服控制系統中，常採用光電編碼器作為位置檢測元件。考慮到不同應用場合對編碼器反饋精度、成本等的不同要求，在進行伺服驅動系統的開發時，會根據需求選用增量式、絕對式等編碼器中的一種。目前國內外高端交流伺服系統普遍採用FPGA(現場可編程門陣列)實現對某種編碼器信號的解碼、信號輸出等功能。但在現有的實現方式下在處理方式上，每種接口只能對一種編碼器的信號進行處理，編碼器不同，接口電路就要重新設計，增加了成本；在實現上，未形成代碼可重用的編碼器接口 IP核，導致系統設計周期變長。
發明內容為解決現有技術中所存在的上述問題，本實用新型提出一種用於伺服控制系統中的對編碼器信號進行處理的IP核，實現對增量式、絕對式編碼器的信號處理，應用於對編碼器有不同需求的伺服控制系統中。使用該IP核，既可以滿足不同應用場合對編碼器的不同需求，又可以實現代碼可重用、降低硬體和人力成本的目的。為實現上述目的，本實用新型提供了一種用於伺服控制系統的編碼器接口 IP核，該編碼器接口 IP核與外部編碼器相連，包括濾波模塊、UART (異步接收/發送裝置)模塊、解差分模塊、FPGA邏輯控制模塊和雙口 RAM (隨機存儲器)模塊。濾波模塊的輸入端連接外部編碼器，輸出端分別與解差分模塊和UART模塊的輸入端相連；解差分模塊和UART模塊的輸出端分別與FPGA邏輯控制模塊的輸入端相連，FPGA邏輯控制模塊的輸出端和雙口 RAM模塊的輸入端相連，雙口 RAM的輸出端即為該IP核的輸出端。本實用新型的相比現有技術具有以下優點I.實現對增量式、絕對式編碼器信號的處理，可兼容市場上多種編碼器，可應用於對編碼器有不同需求的伺服控制系統中，提高了伺服驅動系統的適用範圍；2.本實用新型使用軟IP核實現對編碼器信號的處理，既可以滿足不同應用場合對編碼器的不同需求，又可以實現代碼可重用、降低硬體和人力成本的目的。

圖I是本實用新型編碼器接口 IP核的結構示意圖。圖2是本實用新型編碼器接口 IP核在FPGA中的應用功能框圖。圖中，101-濾波模塊；102_解差分模塊；103-UART模塊；104_FPGA邏輯控制模塊；105-雙口 RAM模塊。201-Flash控制器；202-編碼器接口 IP核；203-NiosII處理器；204-乙太網；205-SDRAM控制器。
具體實施方式

以下結合附圖對本實用新型進行詳細描述。如圖I所示，本實用新型用於伺服控制系統中的編碼器接口 IP核，包括濾波模塊10UUART模塊103、解差分模塊102、FPGA邏輯控制模塊104和雙口 RAM模塊105。濾波模塊101的輸入端接該IP核的輸入信號(即外部編碼器的輸出信號)，濾波模塊101的三組輸出端與解差分模塊102相連、另一組輸出端與UART模塊103相連；解差分模塊102的輸出端和UART模塊103的輸出端分別與FPGA邏輯控制模塊104的輸入端相連，FPGA邏輯控制模塊104的輸出端和雙口 RAM模塊105的輸入端相連，雙口 RAM105的輸出端即為該IP核的輸出端。本實用新型基於上述編碼器接口 IP核的對編碼器信號進行處理的方法，包括以下步驟I、用濾波模塊101的輸入端與外部編碼器相連，外部編碼器可以是增量式或絕對·式編碼器。當外部編碼器為增量式，其信號經過濾波模塊101濾除差分信號中的幹擾，輸出給解差分模塊102 ;當外部編碼器為絕對式，其信號經濾波模塊101濾去串行數據信號中的幹擾，輸出給UART模塊103 ；2、當外部編碼器為增量式編碼器時，用解差分模塊102將濾波後的增量式編碼器的差分信號轉換為單電平信號，輸出給FPGA邏輯控制模塊104 ;當外部編碼器為絕對值編碼器時，用UART模塊103接收濾波後的絕對式編碼器的串行數據信號，輸出給FPGA邏輯控制模塊104 ；3、FPGA邏輯控制模塊104對增量式編碼器信號進行鑑向、計數、分頻或倍頻等處理，對絕對式編碼器信號進行序列控制、分頻或倍頻、波特率發生等處理，使得編碼器信號的採集準確、及時，並將採集到的信號輸出到雙口 RAM模塊105 ；4、將編碼器信號寫入雙口 RAM模塊105保存，由主控制器(如DSP，數位訊號處理器)從雙口 RAM模塊105中讀出編碼信息。圖2所示是本實用新型編碼器接口 IP核202應用於伺服控制系統的一種FPGA實現方式，通過Avalon總線與NiosII處理器203構成SOPC系統，通過編碼器接口 IP核202傳送編碼器數據。FPGA片內處理器與外設之間通過Avalon交換式總線連接。NiosII203控制編碼器接口 IP核202將編碼器信號數據存至雙口 RAM模塊105，並通過與DSP間的請求與應答信號將編碼器信號傳送至DSP。也可以通過乙太網204進行數據的傳輸。NiosII處理器203的作用是初始化、通過總線設置各IP核。
權利要求1.一種用於伺服驅動系統的編碼器接口 IP核，所述編碼器接口 IP核與外部編碼器相連；其特徵在於所述編碼器接口 IP核包括濾波模塊(101)、UART模塊(103)、解差分模塊(102)、FPGA邏輯控制模塊(104)和雙口 RAM模塊(105);所述濾波模塊(101)的輸入端與所述外部編碼器相連，輸出端分別與解差分模塊(102)和UART模塊(103)的輸入端相連；所述解差分模塊(102)和UART模塊(103)的輸出端分別與FPGA邏輯控制模塊(104)的輸入端相連；所述FPGA邏輯控制模塊(104)的輸出端和雙口 RAM模塊(105)的輸入端相連。
專利摘要本實用新型公開了一種用於伺服驅動系統的編碼器接口IP核，該編碼器接口IP核與外部編碼器相連，包括濾波模塊、UART模塊、解差分模塊、FPGA邏輯控制模塊和雙口RAM模塊。濾波模塊的輸入端連接外部編碼器，輸出端分別與解差分模塊和UART模塊的輸入端相連；解差分模塊和UART模塊的輸出端分別與FPGA邏輯控制模塊的輸入端相連，FPGA邏輯控制模塊的輸出端和雙口RAM模塊的輸入端相連，雙口RAM的輸出端即為該IP核的輸出端。本實用新型編碼器接口IP核能實現對增量式、絕對式編碼器的信號處理，可應用於對編碼器有不同需求的伺服控制系統中。
文檔編號G05B19/05GK202710997SQ20122035358
公開日2013年1月30日 申請日期2012年7月20日 優先權日2012年7月20日
發明者王瑜, 馬禮勝, 朱廣斌 申請人:南京科遠驅動技術有限公司