一種半導體結構及其製造方法
2023-09-10 04:16:35 1
一種半導體結構及其製造方法
【專利摘要】本發明提供了一種半導體結構的製造方法，該方法包括以下步驟：a)提供襯底，所述襯底包括第一方向和第二方向；b)在所述襯底上形成柵堆疊，所述柵堆疊依次包括第一絕緣層和浮柵；c)在所述第一方向對浮柵進行刻蝕，使得所述浮柵的側壁在第一方向上形成至少兩個凹陷；d)在浮柵上澱積形成第二絕緣層和控制柵，所述第二絕緣層和控制柵在第一方向覆蓋所述浮柵的側面；e)在第二方向上對所述浮柵進行刻蝕，使得所述浮柵的側壁在第二方向形成至少兩個凹陷；f)在堆疊柵兩側形成源/漏區。相應的，本發明還提供了一種半導體結構。本發明可以降低相鄰兩列單元間的電容耦合，並且加強控制柵和浮柵之間的電容耦合。
【專利說明】一種半導體結構及其製造方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及一種半導體結構及其製造方法。
【背景技術】
[0002]EEPROM (電可擦寫可編程只讀存儲器)是可用戶更改的只讀存儲器(R0M)，其可通過高於普通電壓的作用來擦除和重編程(重寫)。不像EPROM晶片，EEPROM不需從計算機中取出即可修改。在一個EEPROM中，當計算機在使用的時候是可頻繁地重編程的，因此EEPROM的應用越來越廣泛。
[0003]EEPROM採用雙層柵(二層多晶矽)結構，即在常規的MOS管的矽柵下面又增加一層多晶矽柵，這層矽柵不和外界相連，完全被絕緣層材料(比如二氧化矽，氮化矽等)和周圍隔離，這層矽柵就叫浮柵。浮柵中的電荷可以通過載流子(一般是電子)進出浮柵來改變，在控制柵加電壓，襯底中的電子在電壓的作用下經過氧化層轉移到浮柵中。浮柵中電荷數量將影響MOS管的閾值電壓，比如浮柵中有電子的注入時，對於n型MOS管來說，閾值電壓被提升。不同的閾值電壓對應於不同的存儲狀態。隨著現代技術的發展，人們對存儲器容量的要求越來越高，所以存儲器密度越來越大，相應的存儲單元間的距離就變得越來越小。當此距離小到一定程度時，相鄰存儲單元間的電容耦合作用的問題就變得突出出來，它會造成相鄰存儲單元間的閾值電壓不穩定或不確定，這嚴重限制了存儲密度的進一步提升，所以亟需找到一個辦法來解決這個問題。
[0004]隨著現代技術的發展，人們對存儲器容量的要求越來越高，所以存儲器密度越來越大，相應的存儲單元間的距離就變得越來越小。當此距離小到一定程度時，相鄰存儲單元間的電容耦合作用的問題就變得突出出來，這嚴重限制了存儲密度的進一步提升，所以亟需找到一個辦法來解決這個問題。
【發明內容】
[0005]本發明提供了一種可以解決上述問題的半導體結構及其製造方法。
[0006]根據本發明的一個方面，提供了一種半導體結構的製造方法，該方法包括以下步驟:
[0007]a)提供襯底(100)，所述襯底(100)包括第一方向和第二方向；
[0008]b)在所述襯底(100)上形成柵堆疊，所述柵堆疊依次包括第一絕緣層(110)和浮柵；
[0009]c)在所述第一方向對浮柵進行刻蝕，使得所述浮柵的側壁在第一方向上形成至少兩個凹陷；
[0010]d)在浮柵上澱積形成第二絕緣層(170)和控制柵(180)，所述第二絕緣層(170)和控制柵(180)在第一方向覆蓋所述浮柵的側面；
[0011]e)在第二方向上對所述浮柵進行刻蝕，使得所述浮柵的側壁在第二方向形成至少兩個凹陷；[0012]f)在堆疊柵兩側形成源/漏區(310)。
[0013]根據本發明的另一個方面，還提供了一種半導體結構，包括:
[0014]襯底(100),所述襯底(100)包括第一方向和第二方向；
[0015]柵堆疊，位於所述襯底(100)之上，所述柵堆疊由第一絕緣層(110)和浮柵、第二絕緣層(170)和控制柵(180)從下往上依次堆疊而成；
[0016]所述浮柵側面在所述第一方向和第二方向上分別具有兩個以上的凹陷；
[0017]源/漏區(310)，位於所述柵堆疊在第二方向兩側的襯底(100)中。
[0018]與現有技術相比，本發明在位線方向將浮柵側壁刻蝕成兩個以上的凹陷形狀，可以降低單元間的電容耦合，而在字線方向通過用第二絕緣層和控制柵包裹住側面凸凹形狀的浮柵可以加強控制柵和浮柵之間的電容耦合。通過以上方法，可以有效的降低相鄰存儲單元之間的寄生耦合效應，有利於進一步減小存儲單元間距離以及增加電路集成規模。
【專利附圖】
【附圖說明】
[0019]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特徵、目的和優點將會變得更明顯。
[0020]圖1為根據本發明的實施例的半導體結構製造方法的流程圖；
[0021]圖2為至圖19為按照圖1所示流程製造半導體結構的各個階段的示意圖；
[0022]其中，圖2、圖3、圖6、圖7、圖8、圖10、圖11、圖12、圖13、圖14為字線方向截取的剖面示意圖；
[0023]圖16、圖17、圖18為位線方向截取的剖面示意圖；
[0024]圖4、圖5、圖9、圖14、圖15為俯視圖。
【具體實施方式】
[0025]下面詳細描述本發明的實施例。
[0026]所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，並且目的不在於限制本發明。此外，本發明可以在不同例子中重複參考數字和/或字母。這種重複是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關係。此外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用於性和/或其他材料的使用。
[0027]根據本發明的一個方面，提供了一種半導體結構的製造方法，特別是一種存儲器件的製造方法。下面，將結合圖2至圖18通過本發明的一個實施例對圖1形成半導體結構的方法進行具體描述。如圖1所示，本發明所提供的製造方法包括以下步驟:
[0028]在步驟SlOl中，提供襯底100，所述襯底100包括字線和位線兩個方向，所述字線和位線兩個方向通常相互垂直。多條字線在字線方向上連接存儲單元陣列，多條位線在位線方向上連接所述存儲單元陣列。當選中其中一條字線和位線時，可以讀取與所述字線和位線交叉處與被選中字線和位線連接的存儲單元。[0029]所述存儲器件的具體製造方法如下，如圖2所示，首先提供襯底100。在本實施例中，所述襯底100為矽襯底，例如矽晶片。根據現有技術公知的設計要求(例如P型襯底或者N型襯底)，襯底100可以包括各種摻雜配置。在其他實施例中，所述襯底100可以包括其他基本半導體，如II1- V族材料，例如鍺。或者，襯底100可以包括化合物半導體，例如碳化矽、砷化鎵、砷化銦。典型地，襯底100可以具有但不限於約幾百微米的厚度，例如可以在400 u m-800 u m的厚度範圍內。
[0030]我們給所述的襯底100規定字線和位線兩個方向，如圖4所示，在接下來的敘述中，我們會在這兩個方向上對整個製造流程進行詳細的敘述。
[0031]在步驟S102中，在所述襯底100上形成柵堆疊，所述柵堆疊依次包括第一絕緣層110和浮柵。
[0032]具體的，如圖2所示，首先在所述襯底100上澱積一層第一絕緣層110，可選用的澱積方法包括PVD、CVD、ALD、PLD、MOCVD、PEALD、濺射、分子束澱積(MBE)等，或者直接用熱氧化的方法在襯底(100)上生長一層氧化物。
[0033]之後在所述第一絕緣層110上生成浮柵，具體製作方法為在第一絕緣層110上依次澱積形成至少五層材料層，例如包括:第一導電層120、半導體層130、138、導電材料層135和第二導電層140，其中第一導電層120和第二導電層140也可以用半導體材料層代替。如圖3所示。所述第一導電層120、導電材料層135和第二導電層140的材料為Poly-S1、T1、Co、N1、Al、W、合金、金屬矽化物或其組合；所述半導體層130和138的材料相對於第一導電層120、導電材料層135、第二導電層140具有刻蝕選擇性。半導體層130和138例如可以為矽鍺，調節矽鍺的比例可控制半導體層130和138的刻蝕速率。這是為接下來的刻蝕步驟做準備。所述浮柵層總厚度為50-80nm，其中半導體層130和138的厚度之和佔浮柵層總厚度的40?60%。
[0034]第二導電層140澱積形成之後，需要再對其進行刻蝕，首先在其上塗覆光刻膠150，如圖4所示。之後以光刻膠150為掩膜對第一絕緣層110和浮柵層進行圖形化刻蝕，直至未被光刻膠覆蓋的部分裸露出襯底100，俯視圖如圖5所示，沿著字線方向的剖面圖如圖6所示。具體刻蝕方法可選用幹法刻蝕如反應離子刻蝕RIE或溼法刻蝕。
[0035]在本發明的一個實施例中，在刻蝕第一絕緣層110和浮柵層,裸露出襯底100之後，再用光刻膠構圖，繼續對襯底100局部進行刻蝕，如圖7所示，刻蝕深度為100-300nm。可將位於浮柵層表面和襯底上的光刻膠移除，之後在所述溝槽內回填氧化物，直至高度略高於第一絕緣層110的位置停止，以形成淺溝槽隔離結構160，俯視圖如圖9所示，其剖面圖如圖8所示，圖8的剖面為沿著圖9中的A-A線截取的剖面。
[0036]在步驟S103中，在所述字線方向對浮柵側面進行選擇性刻蝕，使得浮柵字線方向上的側面具有至少兩個凹陷，以增大浮柵與之後形成的控制柵之間耦合的表面面積。
[0037]具體的，要根據之前選定的五層浮柵層的材料來選擇相應的刻蝕方法來對半導體層130、138進行選擇性刻蝕，如圖10所示。這時半導體層130、138相對於第一和第二導電層120和140以及導電材料層135的刻蝕速度較快，因此半導體層130、138相對於第一和第二導電層120和140和導電材料層135形成凹陷，而第一和第二導電層120和140和導電材料層135相對於半導體層130、138突起。
[0038]但是，在後續的工藝處理中，比如溼法清洗、化學機械平坦化等，當凹陷處的半導體層130尺寸過小而導致機械強度弱時，容易發生斷裂，為解決此問題本發明還提供了另外一個實施例。如圖11所示，通過從上到下進行不同比例的矽鍺組合改變其腐蝕速率，上部的半導體層138鍺濃度比下部的半導體層130高則腐蝕速率快，可以形成梯形臺。此下寬上窄的梯形臺，可以增加浮柵下端的機械強度，在後續的工藝處理中，半導體層130處的凹陷較小將不容易斷裂。
[0039]在步驟S104中，在刻蝕後的浮柵上澱積形成第二絕緣層170和控制柵180，所述第二絕緣層170和控制柵180在字線方向包裹住浮柵。
[0040]具體的，在浮柵表面和側面形成第二絕緣層170，所述第二絕緣層170在字線方向包裹住浮柵。所述第二絕緣層170可以由三層組成，分別為氧化物層、氮化物層和氧化物層。
[0041]在所述第二絕緣層170形成之後，再在其上澱積形成一層控制柵180，所述控制柵180要包裹住浮柵和第二絕緣層170，剖面圖如圖13所示，俯視圖如圖14所示。材料為導電材料Poly-S1、T1、Co、N1、Al、W、合金或金屬矽化物及其組合。形成控制柵之後可以對其頂部進行化學機械拋光處理，使其頂部平整。由於第二絕緣層170和控制柵180包裹住浮柵，而浮柵中部被刻蝕為凹陷結構，因此增大了控制柵180與浮柵之間耦合面積，增加耦合電容，提高控制柵對浮柵的控制，增加器件性能。此時，控制柵180在字線方向上將同一排的多個浮柵側壁包裹，每個浮柵的控制柵都連接在一起，形成同一的電位。
[0042]在步驟S105中，形成浮柵陣列，然後在位線方向對浮柵進行選擇性刻蝕，同樣使得浮柵中部凹陷而兩端突起，以增加相鄰浮柵之間的耦合距離。
[0043]具體的，首先沿著字線方向形成多條光刻膠覆蓋在控制柵180上方，對半導體器件進行刻蝕以除去光刻膠兩側的控制柵180、第二絕緣層、浮柵以及第一絕緣層，使得條形光刻膠兩側暴露出襯底100或淺溝槽隔離160，去除光刻膠之後俯視圖如圖15所示，沿著圖15中的B-B線的剖面圖如圖16所示。光刻膠也可以選擇在下一步選擇性刻蝕後再去除。
[0044]之後，按照如上文類似的方式，在位線方向對浮柵側壁進行選擇性刻蝕。具體的，要根據之前選定的至少五層浮柵層的材料來選擇相應的刻蝕方法來對半導體層130、138進行選擇性刻蝕。這時半導體層130、138相對於第一和第二導電層120和140和導電材料層135的刻蝕速度較快，因此半導體層130相對於第一和第二導電層120和140形成凹陷，而第一和第二導電層120和140相對凸起。完成之後剖面圖如圖17所不。相鄰兩排浮柵的控制柵180可能連接到不同電位，因此在相鄰兩排浮柵之間可能存在電磁幹擾。本發明通過將相鄰兩排浮柵的側壁腐蝕成凸凹的齒狀，增加了相鄰浮柵之間距離和電容。降低幹擾。
[0045]上文以浮柵為五層結構為例進行說明，實際上根據本發明，還可以形成五層以上的浮柵結構。多層浮柵結構經過選擇性刻蝕後，所述浮柵的截面的側面形成鋸齒狀凸凹結構，同樣可以實現增大浮柵表面面積以及增加相鄰器件之間的耦合距離並減小器件間幹擾的目的。
[0046]在步驟S106中，在堆疊柵兩側形成源/漏區310。
[0047]具體地，如圖18所示，通過向襯底100中注入P型或N型摻雜物或雜質，在所述偽柵堆疊兩側形成源/漏區310。優選的所述半導體結構的類型為NM0S，則所述源漏區310摻雜類型為N型。[0048]然後對所述半導體結構進行退火，以激活源/漏區310中的摻雜，退火可以採用包括快速退火、尖峰退火等其他合適的方法形成。
[0049]與現有技術相比，本發明具有以下優點:本發明將浮柵刻蝕成中間凹陷兩端突起的形狀，可以增加在位線方向相鄰浮柵之間的耦合距離，降低兩排單元間的電容耦合，而在字線方向通過用第二絕緣層和控制柵包裹住齒裝浮柵可以加強控制柵和浮柵之間的電容耦合。通過以上兩個方法，可以有效的降低寄生耦合效應，這有助於進一步增加電路集成規模和減小存儲單元間距離。
[0050]根據本發明的另一個方面，還提供了一種半導體結構，該半導體結構包括:
[0051]襯底100，在本實施例中，所述襯底100為矽襯底，例如矽晶片。根據現有技術公知的設計要求，例如P型襯底或者N型襯底，襯底100可以包括各種摻雜配置。在其他實施例中，所述襯底100可以包括其他基本半導體，如II1- V族材料，例如鍺。或者，襯底100可以包括化合物半導體，例如碳化矽、砷化鎵、砷化銦。典型地，襯底100可以具有但不限於約幾百微米的厚度，例如可以在400 ii m-800 iim的厚度範圍內。在本實施例中所述襯底100為P型襯底，為了便於下文的描述，預先規定相互垂直的字線和位線兩個方向，如圖4所示。
[0052]柵堆疊，位於所述襯底100之上，所述柵堆疊由第一絕緣層110和浮柵、第二絕緣層170和控制柵180從下往上依次堆疊而成。在位線方向的剖面圖如圖14所示，在字線方向的剖面圖如圖19所示。
[0053]其中所述浮柵在第一絕緣層110之上，由至少五層材料層構成，例如有第一導電層120、半導體層130、138、導電材料層135和第二導電層140堆疊而成。其中第一導電層120和第二導電層140也可以由半導體層來代替。浮柵層總厚度為50-80nm，其中所述半導體層130的厚度佔浮柵層總厚度的40飛0%。
[0054]所述浮柵為多層結構，其在字線和位線方向的截面的側面具有至少兩個凹陷部分。例如，圖10所示，半導體層130和半導體層138處相對於相鄰層面形成凹陷。優選地，如圖12所示，半導體層138處的凹陷比半導體層130處的凹陷更大，以增加浮柵底部的機械強度。所述截面的側面可以形成為凸凹的鋸齒狀。而形成在浮柵上的第二絕緣層170和控制柵180在字線方向覆蓋浮柵的上表面和側面，而在位線方向第二絕緣層170和控制柵180隻覆蓋在浮柵的上表面，即浮柵的側表面沒有被第二絕緣層170和控制柵180所覆蓋。
[0055]其中，所述浮柵和控制柵的材料為Poly-S1、T1、Co、N1、Al、W、合金、金屬矽化物或其組合，具體的半導體層130、138的材料相對於第一導電層120、第二導電層140以及導電材料層135的材料具有選擇性。第一導電層120和第二導電層140也可以用半導體材料層代替。如圖3所示。所述第一導電層120、導電材料層135和第二導電層140的材料為Poly-S1、T1、Co、N1、Al、W、合金、金屬矽化物或其組合；半導體層130和138例如可以為矽鍺，調節矽鍺的比例可控制半導體層130和138的刻蝕速率。如圖12所述，使得半導體層138的刻蝕速率比半導體層130的刻蝕速率更快，以減小對底部材料層的刻蝕，增加浮柵底部的機械強度。
[0056]所述第二絕緣層170優選地由至少三層結構組成，例如分別為氧化物層、氮化物
層和氧化物層的三層結構。
[0057]源/漏區310，在位線方向位於所述柵堆疊兩側的襯底(100)中，根據半導體結構的類型，所述所述源/漏區310中包含P型或N型摻雜物或雜質，例如，對於PMOS器件來說，摻雜雜質為硼；對於NMOS器件來說，摻雜雜質為砷。其中，所述源/漏區310的摻雜濃度範圍約為5X IO18CnT3至5X 102°cnT3,其結深範圍約為3nm至50nm。優選的所述半導體結構的類型為NM0S，則所述源漏區310摻雜類型為N型，如圖18所示。
[0058]淺溝槽隔離結構160沿著位線方向條形排列，位於襯底100中，材料為Si02、Si3N4等絕緣物質，厚度為100-300nm，如圖15所示。
[0059]雖然關於示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護範圍的情況下，可以對這些實施例進行各種變化、替換和修改。對於其他例子，本領域的普通技術人員應當容易理解在保持本發明保護範圍內的同時，工藝步驟的次序可以變化。
[0060]此外，本發明的應用範圍不局限於說明書中描述的特定實施例的工藝、機構、製造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對於目前已存在或者以後即將開發出的工藝、機構、製造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。因此，本發明所附權利要求旨在將這些工藝、機構、製造、物質組成、手段、方法或步驟包含在其保護範圍內。
【權利要求】
1.一種半導體結構的製造方法，該方法包括以下步驟: a)提供襯底(100),所述襯底(100)包括第一方向和第二方向； b)在所述襯底(100)上形成柵堆疊，所述柵堆疊依次包括第一絕緣層(110)和浮柵； c)在所述第一方向對浮柵進行刻蝕，使得所述浮柵的側壁在第一方向上形成至少兩個凹陷； d)在浮柵上澱積形成第二絕緣層(170)和控制柵(180)，所述第二絕緣層(170)和控制柵(180)在第一方向覆蓋所述浮柵的側面； e)在第二方向上對所述浮柵進行刻蝕，使得所述浮柵的側壁在第二方向形成至少兩個凹陷； f)在堆疊柵兩側形成源/漏區(310)。
2.根據權利要求1所述的半導體結構製造方法，在所述步驟b)中，在所述襯底(100)上澱積形成第一絕緣層(110)和浮柵層之後，還需在所述浮柵層之上澱積光刻膠，之後對第一絕緣層(110)和浮柵層進行圖形化刻蝕，直至未被光刻膠覆蓋的部分裸露出襯底(100)。
3.根據權利要求1所述的半導體結構製造方法，其中在所述步驟b)中，所述浮柵的形成方法為: 在第一絕緣層(110)上依次澱積形成導電的至少第一至第五層材料層。
4.根據權利要求3所述的半導體結構製造方法，其中: 其中在步驟c)和步驟e)中，對第二和第四材料層的刻蝕速率大於對第一、第三和第五材料層的刻蝕速率。
5.根據權利要求4所述的半導體結構製造方法， 其中在步驟c)和步驟e)中，對第四材料層的刻蝕速率大於對第二材料層的刻蝕速率。
6.根據權利要求1-5中的任何一項所述的半導體結構製造方法，其中所述第一方向為字線方向，所述第二方向為位線方向。
7.—種半導體結構,包括: 襯底(100),所述襯底(100)包括第一方向和第二方向； 柵堆疊，位於所述襯底(100)之上，所述柵堆疊由第一絕緣層(110)和浮柵、第二絕緣層(170)和控制柵(180)從下往上依次堆疊而成； 所述浮柵側面在所述第一方向和第二方向上分別具有兩個以上的凹陷； 源/漏區(310)，在第二方向位於所述柵堆疊兩側的襯底(100)中。
8.根據權利要求7所述的半導體結構，其中所述浮柵在第一絕緣層(110)上依次包括第一至第五層材料層。
9.根據權利要求7所述的半導體結構，其中，所述第二絕緣層(170)和控制柵(180)在第一方向覆蓋浮柵的側面。
10.根據權利要求7所述的半導體結構，其中，在所述浮柵側面，所述第二和第四材料層相對於第一、第二和第三材料層形成凹陷，並且所述第四材料層的凹陷深度大於所述第二材料層的凹陷深度。
【文檔編號】H01L27/115GK103794564SQ201210418548
【公開日】2014年5月14日 申請日期:2012年10月26日 優先權日:2012年10月26日
【發明者】李迪 申請人:李迪