峰值電壓檢測電路的製作方法
2023-09-19 20:12:25 1
峰值電壓檢測電路的製作方法
【專利摘要】本發明公開了一種峰值電壓檢測電路，用於解決現有峰值電壓檢測電路精度低的技術問題。技術方案是電路由可控延時單元、遲滯比較器、傳輸門開關和保持電容組成。可控延時單元由無源RC電路實現；傳輸門開關由NMOS管和PMOS管並聯實現。輸入信號經可控延時單元延時後得到延時信號，延時信號輸入到遲滯比較器，遲滯比較器的的輸出信號Vn和Vp分別控制NMOS管和PMOS管的通斷，使得保持電容Ch兩端電壓Vout跟隨延時信號Vd變化，保持電容上的輸出電壓即為峰值輸出電壓。由於增加了遲滯比較器和可控延時單元，峰值電壓檢測誤差由【背景技術】的5%～18%減小到<1%，探測精度由【背景技術】的82%～95%提高到到99%以上。
【專利說明】峰值電壓檢測電路
【技術領域】
[0001 ] 本發明涉及一種峰值電壓檢測電路。
【背景技術】
[0002]參照圖7。文獻「Ming Zhang, Nicolas Llaser, Herve Mathias, Design and analysis ofswitched-capacitor-based peak detector[C], Circuit and System(ISCAS), pp.1001-1004，2011，，公開了一種開關電容峰值檢測電路。在該電路中，輸入信號Vin經過開關SI和電容Cl後產生輸入信號的延遲信號Vh，將輸入信號Vin和延遲信號Vh輸入比較器進行比較，比較器輸出信號Vo變為高電平時控制開關S2對延遲信號Vh進行採樣，使得電容C2上的電壓跟蹤輸入信號，最終輸出峰值電壓Vout。此峰值檢測電路的缺點是:1)峰值電壓檢測誤差大，約為5%?18%，探測精度82%?95% ；2)未考慮電路中噪聲對比較器動作的影響。從圖8中可以看出，若噪聲作用在延遲信號Vh上則會產生毛刺信號，尤其當毛刺信號出現在峰值附近時，比較器輸出多個高電平，導致無法獲取準確的峰值電壓。
【發明內容】
[0003]為了克服現有峰值電壓檢測電路精度低的不足，本發明提供一種峰值電壓檢測電路。該電路由可控延時單元、遲滯比較器、傳輸門開關和保持電容組成。其中，可控延時單元由電阻R和電容C實現；傳輸門開關由NMOS管和PMOS管並聯實現。輸入信號經可控延時單元延時後得到延時信號，延時信號輸入到遲滯比較器的負向輸入端並同時接到傳輸門開關的輸入端。遲滯比較器的正向輸入端與輸入信號相連，遲滯比較器的正向輸出端連接NMOS管的柵極，遲滯比較器的負向輸出端連接PMOS管的柵極，傳輸門開關的輸出連接在保持電容上，保持電容上的輸出電壓即為峰值輸出電壓。由於增加了遲滯比較器，不僅可獲取精確的峰值電壓檢測時刻，並且能夠消除噪聲和毛刺的影響，可有效提高峰值電壓的檢測精度；利用由無源RC電路實現的可控延時單元，可精確控制和調節輸入信號的延時大小，以精確匹配遲滯比較器的遲滯電壓。
[0004]本發明解決其技術問題所採用的技術方案是:一種峰值電壓檢測電路，包括比較器和保持電容，其特點是還包括可控延時單元和傳輸門開關。所述比較器是遲滯比較器。輸入信號Vin經可控延時單元延時後得到延時信號Vd，延時信號Vd輸入到遲滯比較器的負向輸入端並同時接到傳輸門開關Sn和Sp的輸入端。遲滯比較器的正向輸入端與輸入信號Vin相連，遲滯比較器的正向輸出端和負向輸出端的輸出信號1和Vp分別控制傳輸門開關Sn和Sp的閉合與關斷，開關閉合時，保持電容Ch兩端電壓Vrat跟隨延時信號Vd變化，開關關斷時，輸出電壓Vtjut被保持。傳輸門開關Sn和Sp的輸出連接在保持電容Ch的一端，保持電容Ch的另一端接地，保持電容Ch上的輸出電壓是峰值輸出電壓。
[0005]所述可控延時單元由RC無源電路實現，調節電阻R或電容C，實現延時調節。
[0006]所述傳輸門開關由NMOS管和PMOS管並聯實現。遲滯比較器的正向輸出端連接NMOS管Ml的柵極，遲滯比較器的負向輸出端連接PMOS管M2的柵極。[0007]本發明的有益效果是:該電路由可控延時單元、遲滯比較器、傳輸門開關和保持電容組成。其中，可控延時單元由電阻R和電容C實現；傳輸門開關由NMOS管和PMOS管並聯實現。輸入信號經可控延時單元延時後得到延時信號，延時信號輸入到遲滯比較器的負向輸入端並同時接到傳輸門開關的輸入端。遲滯比較器的正向輸入端與輸入信號相連，遲滯比較器的正向輸出端連接NMOS管的柵極，遲滯比較器的負向輸出端連接PMOS管的柵極，傳輸門開關的輸出連接在保持電容上，保持電容上的輸出電壓即為峰值輸出電壓。由於增加了遲滯比較器，不僅可獲取精確的峰值電壓檢測時刻，並且能夠消除噪聲和毛刺的影響，可有效提高峰值電壓的檢測精度；利用由無源RC電路實現的可控延時單元，可精確控制和調節輸入信號的延時大小，以精確匹配遲滯比較器的遲滯電壓。峰值電壓檢測誤差由【背景技術】的5%~18%減小到〈1%，探測精度由【背景技術】的82%~95%提高到到99%以上。 [0008]下面結合附圖和實施例對本發明作詳細說明。
【專利附圖】
【附圖說明】
[0009]圖1是本發明峰值電壓檢測電路的結構框圖。
[0010]圖2是圖1電路峰值電壓檢測原理示意圖。
[0011]圖3是普通比較器對輸入含有噪聲的響應曲線。
[0012]圖4是遲滯比較器對輸入含有噪聲的響應曲線。
[0013]圖5是本發明峰值電壓檢測電路實施例的結構框圖。
[0014]圖6是本發明電路峰值電壓檢測誤差仿真結果。
[0015]圖7是【背景技術】峰值電壓檢測電路的結構框圖。
[0016]圖8是【背景技術】峰值電壓檢測電路噪聲對峰值電壓檢測精度的影響曲線。
【具體實施方式】
[0017]參照圖1 一 6。本發明峰值電壓檢測電路包括比較器、保持電容、可控延時單元和傳輸門開關。所述比較器是遲滯比較器。輸入信號Vin經可控延時單元延時後得到延時信號vd，延時信號Vd輸入到遲滯比較器的負向輸入端並同時接到傳輸門開關Sn和Sp的輸入端。遲滯比較器的正向輸入端與輸入信號Vin相連,遲滯比較器的正向輸出端和負向輸出端的輸出信號\和Vp分別控制傳輸門開關Sn和Sp的閉合與關斷,開關閉合時,保持電容Ch兩端電壓Vwt跟隨延時信號Vd變化，開關關斷時，輸出電壓Vrat被保持。傳輸門開關Sn和Sp的輸出連接在保持電容Ch的一端，保持電容Ch的另一端接地，保持電容Ch上的輸出電壓是峰值輸出電壓。
[0018]首先通過可控延時單元將待測的輸入信號Vin進行延時得到延時信號Vd，再將延時信號Vd與輸入信號Vin輸入遲滯比較器進行比較，遲滯比較器的正、負輸出信號Vn和Vp分別控制傳輸門開關3?和Sp的閉合與關斷，開關閉合時，保持電容Ch兩端電壓Vrat跟隨延時信號Vd變化，開關關斷時，輸出電壓Vtjut被保持。
[0019]假設輸入信號Vin與延時信號Vd之間的延時為td,在延時信號Vd上升期間，由於Vin>Vd,比較器的輸出Vn為高電平，Vp為低電平，開關Sn和Sp均閉合，此時Ch兩端電壓Vwt跟隨延時信號Vd變化；當延時信號Vd達到峰值後並開始下降時，由於vin〈vd，比較器輸出信號發生翻轉，即Vn變為低電平，Vp變為高電平，此時開關S1^P Sp均關斷，因輸出端的保持電容Ch無放電通路，故可將延時信號Vd的峰值電壓始終保持在Ch上，並作為峰值電壓Nmt輸出。
[0020]保持電容Ch上最終保持的輸出電壓Vwt值取決於比較器輸出信號的翻轉時刻，因此，比較器輸出信號Vn和Vp的翻轉時刻直接決定了峰值電壓檢測的精度，這就要求精確地控制和調節比較器的翻轉時刻。本發明中，引入遲滯比較器，如果設定遲滯比較器的遲滯電壓為λ V，則比較器的輸出信號Vn和Vp剛好在延時信號Vd達到峰值時刻翻轉，這樣即可精確地檢測到輸入信號的峰值電壓。引入遲滯比較器的另一個優點是能夠消除噪聲的幹擾。若輸入信號Vin上有噪聲，即毛刺信號，則普通比較器Vtjut輸出多個比較結果。採用遲滯比較器對含有噪聲的輸入信號進行比較處理，可濾去噪聲信號，消除由毛刺信號產生的Vrat結果。假設檢測系統中存在的噪聲信號的最大幅度為Vn，則只要設定遲滯比較器的遲滯電壓Λ V大於νη，比較器的輸出信號就不會受到噪聲的幹擾，有利於提高檢測精度。
[0021]為了配合遲滯比較器的遲滯電壓AV，本發明中採用可控延時單元實現精確的延時控制和調節，確保待測信號Vin與延時信號Vd之間的精確延時為td。可控延時單元由RC無源電路實現，調節電阻R或電容C，即可實現延時調節。
[0022]可控延時單元由可控電阻R和電容C實現；傳輸門開關由NMOS管Ml和PMOS管M2並聯實現。輸入信號Vin經可控延時單元延時後得到延時信號Vd，Vd輸入到遲滯比較器的負向輸入端，Vd同時接到傳輸門開關的輸入端。遲滯比較器的正向輸入端與輸入信號Vin相連，遲滯比較器的正向輸出端Vn連接NMOS管Ml的柵極，遲滯比較器的負向輸出端Vp連接PMOS管M2的柵極，傳輸門開關的輸出連接在保持電容Ch上，Ch上的輸出電壓即為峰值輸出電壓Vtjut。
[0023]採用0.35um CMOS工藝設計實現了峰值電壓檢測電路，遲滯比較器的遲滯電壓設為30mV,大於噪聲電壓,RC延時時間設為50ns。仿真結果表明，對於正弦輸入信號，峰值電壓的檢測誤差〈1%，峰值電壓探測精度可達99%。。
[0024]本發明提出的峰值電壓檢測電路也可以檢測輸入信號的波谷處電壓，此時只需將遲滯比較器的正向輸入電壓改為延時電壓，或將傳輸門的控制信號進行反向即可。
【權利要求】
1.一種峰值電壓檢測電路，包括比較器和保持電容，其特徵在於還包括還包括可控延時單元和傳輸門開關；所述比較器是遲滯比較器；輸入信號Vin經可控延時單元延時後得到延時信號Vd,延時信號Vd輸入到遲滯比較器的負向輸入端並同時接到傳輸門開關S1^P Sp的輸入端；遲滯比較器的正向輸入端與輸入信號Vin相連,遲滯比較器的正向輸出端和負向輸出端的輸出信號Vn和Vp分別控制傳輸門開關Sn和Sp的閉合與關斷,開關閉合時,保持電容Ch兩端電壓Vwt跟隨延時信號Vd變化，開關關斷時，輸出電壓Vrat被保持；傳輸門開關Sp的輸出連接在保持電容Ch的一端，保持電容Ch的另一端接地，保持電容Ch上的輸出電壓是峰值輸出電壓。
2.根據權利要求1所述的峰值電壓檢測電路，其特徵在於:所述可控延時單元由RC無源電路實現，調節電阻R或電容C，實現延時調節。
3.根據權利要求1所述的峰值電壓檢測電路，其特徵在於:所述傳輸門開關由NMOS管和PMOS管並聯實現；遲滯比較器的正向輸出端連接NMOS管Ml的柵極，遲滯比較器的負向輸出端連接PMOS管M2的柵.極。
【文檔編號】G01R19/04GK103472288SQ201310390314
【公開日】2013年12月25日 申請日期:2013年8月30日 優先權日:2013年8月30日
【發明者】曾蕙明, 魏廷存, 高武, 王佳, 胡永才 申請人:西北工業大學