一種隨機時間-數字轉換器的製作方法
2023-10-06 12:38:39
專利名稱：一種隨機時間-數字轉換器的製作方法
技術領域：
本實用新型涉及一種含輸入切換電路的隨機時間-數字轉換器，屬於集成電路轉換器技術領域。
背景技術：
TDC (Time-Digital Converter，時間-數字轉換器)在集成電路中有著廣泛的應用，主要用來為數字鎖相環提供相位鑑別。此外，在核醫學影像，雷射範圍探測，高能物理中檢測粒子的半衰期等許多應用場合都依賴TDC來鑑別微小的時間(相位)差。TDC採用全數字工藝實現，隨著工藝尺寸逐漸縮小，具有可移植性好的優勢。此外，全數字的TDC電路具有更好的噪聲免疫特性，功耗也更低。由於TDC是將時間(相位)差量化為數字輸出，相對於傳統的鑑頻鑑相器，無論是鑑別精度還是鎖定時間都大大提高了。TDC是一種取代傳統鑑相器的鑑別時間(相位)差的電路。在數字鎖相環中，TDC輸出的數字控制字反映了兩個輸入信號上升沿的時間差，並直接驅動振蕩器調整頻率，因此對於TDC的鑑定精度要求很高。第一種常用的結構是延遲線TDC，通過一串延遲很小的反相器串聯構成延遲線，讓其中一個輸入信號通過延遲線傳輸，每經過一級延遲後與另一個輸入信號比較，以此鑑別出兩個信號上升沿的時間差。這種結構的TDC的解析度等於每一級延遲器的延遲時間，因此對於工藝的依賴性非常嚴重，同時偏差很大，而且解析度的進一步改善也受到限制。另一種實現結構是隨機時間-數字轉換器(STDC)。當兩個信號相位接近的時候， 由於PVT的影響和器件的失配，比較器的判決會產生不確定性。而由這種不確定性導致的誤差服從高斯分布。使用一定數量的相同的比較器組成陣列，採集它們的輸出並進行分析， 進而可以得到信號相位差的信息。這種結構可以達到很精細的解析度，且對PVT的耐受性較好。但是由於可達到的解析度與使用的比較器數量直接相關，因此，解析度的改善需要較多的比較器數量，功耗、面積和硬體消耗都要不可避免的增大。
發明內容本實用新型所要解決的技術問題是針對背景技術的缺陷，提供一種使用輸入自動切換技術，包含輸入切換電路的STDC。本實用新型為解決上述技術問題採用以下技術方案—種隨機時間-數字轉換器，包括STDC陣列和編碼器，還包括輸入切換電路，其中時鐘電路將兩個時鐘信號分別輸入至輸入切換電路的兩個輸入端，輸入切換電路將時鐘電路輸入的兩個時鐘信號以輪換交叉換位的形式輸送給STDC陣列的兩個輸入端，並同時輸出觸發控制信號至編碼器；STDC陣列中每個比較器都獨立的對兩個時鐘信號的快慢進行判斷，並將判斷結果送入編碼器匯總處理，編碼器輸出兩個時鐘信號的相位差的大小和正負。進一步的，本實用新型的隨機時間-數字轉換器，所述輸入切換電路包括一個D觸發器、四個與門和兩個或門；其中，第一時鐘信號分別接D觸發器的時鐘端、第二與門和第三與門的第二輸入端；D 觸發器的觸發信號輸出端分別接第一與門、第三與門的第一輸入端以及編碼器的第一輸入端，D觸發器輸出的觸發信號經過一級反相之後分別接D觸發器的D輸入端、第二與門和第四與門的第一輸入端；第二時鐘信號分別接第一與門和第四與門的第二輸入端；第一與門和第二與門的輸出端接第一或門的輸入端，第三與門和第四與門的輸出端接第二或門的輸入端；第一或門、第二或門的輸出端分別作為輸入切換電路的第一輸出
端和第二輸出端。進一步的，本實用新型的隨機時間-數字轉換器，所述STDC陣列由64個相同的比較器單元構成，所述比較器單元採用傳統的差分比較器級聯RS鎖存器的結構。進一步的，本實用新型的隨機時間-數字轉換器，所述編碼器採用64輸入-7輸出編碼器。本實用新型採用以上技術方案與現有技術相比，具有以下技術效果本實用新型通過在STDC的輸入端加入了輸入切換電路，對兩個輸入信號的上升沿實現交替切換操作，並驅動STDC，使兩個輸入信號交替連接比較器的輸入端，從而最大程度的消除器件失配和工藝、電源電壓、溫度(PVT)對電路的影響，並充分利用了比較器的隨機特性，使STDC中的等效比較器數量翻番。在STDC達到同樣解析度的條件下，使用的比較器數量減半，從而使硬體消耗、功耗、面積都達到減半的目的。
圖1為本實用新型的STDC主體電路框圖。圖2為本實用新型的輸入切換電路的門級電路原理圖。圖3為本實用新型的輸入切換電路的行為仿真圖。圖4為本實用新型的STDC與傳統的STDC傳輸特性對比圖；其中圖4_a是傳統的 STDC傳輸特性圖，圖4-b是本實用新型的STDC傳輸特性圖。圖5為本實用新型的STDC的線性區傳輸特性圖；其中實線是STDC的實際傳輸特性曲線，虛線是理想的傳輸曲線。圖中標號clkl 第一時鐘信號，clk2 第二時鐘信號，sw 觸發信號，outl 輸入切換電路的第一輸出端，out2 輸入切換電路的第二輸出端，ANDl 第一與門，AND2:第二與門，AND3:第三與門，AND4:第四與門，0R1:第一或門，0R2:第二或門。
具體實施方式
以下結合附圖對本實用新型的技術方案做進一步的詳細說明如圖1所示，該隨機時間-數字轉換器包含輸入切換電路、STDC陣列和編碼器三個部分，輸入切換電路由數字邏輯電路實現，STDC陣列由64個相同的比較器單元構成，編碼器是由sw信號控制的64-7編碼器。兩個時鐘輸入信號clkl、clk2接到輸入切換電路的輸入端，輸入切換電路的輸出outl、out2分別連接STDC陣列中每個比較器的輸入端，輸出信號sw連接編碼器作為控制信號，是由clkl的下降沿觸發的二分頻信號。STDC產生的64位判決結果連接編碼器，編碼器產生7bit輸出。如圖2所示，輸入切換電路由數字邏輯電路實現，包含一個下降沿觸發的D觸發器，四個與門，兩個或門。STDC陣列由64個相同的比較器單元構成，比較器單元採用經典的差分比較器級聯RS鎖存器的結構。輸入切換電路的主體部分由一個下降沿觸發的D觸發器，四個與門AND1、AND2、 AND3、AND4，兩個或門0R1、0R2組成。clkl接D觸發器的時鐘端，輸出sw分別接與門ANDl和 AND3的一個輸入端，並經過一級反相器之後接D觸發器的輸入端D、與門AND2和AND4的一個輸入端。時鐘信號clkl接與門AND2和AND3的另一個輸入端，clk2接與門ANDl和AND4 的另一個輸入端。與門ANDl和AND2的輸出接或門ORl的輸入，與門AND3和AND4的輸出接或門0R2的輸入。ORl和0R2的輸出分別作為整個輸入切換電路的輸出out2和outl。圖3為本實用新型的輸入切換電路的行為仿真圖。從圖中可以看出，當sw為1時， 輸出outl的上升沿與輸入clkl的上升沿對齊，輸出out2的上升沿與輸入clk2的上升沿對齊；而當sw為O時，輸出outl的上升沿與輸入clk2的上升沿對齊，輸出out2的上升沿與輸入clkl的上升沿對齊，實現了輸入上升沿的交替切換。圖4為本實用新型的STDC與傳統的STDC傳輸特性對比圖；其中圖4_a是傳統的 STDC傳輸特性圖，圖4-b是本實用新型的STDC傳輸特性圖。從圖4-a和圖4_b的對比中可以看出，兩種電路具有相同的有效鑑定範圍；但是同樣對於8X8的比較器陣列，傳統的 STDC只有6位輸出，本實用新型的STDC可以有7位輸出。在同樣的硬體消耗條件下，本實用新型的STDC明顯具有更高的精度。同樣，如果要實現7bit的輸出精度，本實用新型的 STDC只需要64個比較器，而傳統的STDC卻需要1 個比較器。圖5為本實用新型的STDC的線性區傳輸特性圖；其中實線是STDC的實際傳輸特性曲線，虛線是理想的傳輸曲線。從圖中可以看出，在線性區內，傳輸特性基本呈線性特徵。綜上所述，本實用新型通過在STDC之前級聯一個輸入切換電路，將電路的兩個輸入信號以輪換交叉換位的形式輸送給STDC的兩個輸入端，STDC中每個比較器都獨立的對兩個信號的快慢進行判斷，並將結果送入編碼器匯總處理，編碼的輸出結果就反映了兩個輸入信號的相位差的大小和正負。根據STDC的工作原理，其鑑別解析度的提高需要通過增加比較器的數量來實現， 這樣就不可避免的增加了功耗和面積的負擔。在STDC前級聯一個輸入切換電路之後，兩個輸入信號clkl和clk2會交替地由兩個輸出端outl和out2輸出，即上一個周期，outl輸出clkl，out2輸出clk2 ；下一個周期，outl輸出clk2，out2輸出clkl。經過這樣的輸入切換處理之後，器件的失配和PVT對電路的影響在很大程度上被抑制了，提高了鑑別精準度。 對於每相鄰的兩個周期，非理想因素對每個比較器產生的幹擾都完全不同。從統計學的角度來說，這種做法等於增加了一個新的獨立的樣本。所以，STDC中等效比較器的數量翻倍， 在使用一半的比較器數量時，STDC的解析度沒有降低，但是實際的硬體消耗大大減少了。以上所述僅為本實用新型的較佳實施方式，本實用新型的保護範圍並不以上述實施方式為限，但凡本領域普通技術人員根據本實用新型所揭示內容所作的等效修飾或變化，皆應納入本實用新型記載的保護範圍內。
權利要求1.一種隨機時間-數字轉換器，包括STDC陣列和編碼器，其特徵在於還包括輸入切換電路，其中時鐘電路將兩個時鐘信號分別輸入至輸入切換電路的兩個輸入端，輸入切換電路將時鐘電路輸入的兩個時鐘信號以輪換交叉換位的形式輸送給STDC陣列的兩個輸入端，並同時輸出觸發控制信號至編碼器；STDC陣列中每個比較器都獨立的對兩個時鐘信號的快慢進行判斷，並將判斷結果送入編碼器匯總處理，編碼器輸出兩個時鐘信號的相位差的大小和正負。
2.根據權利要求1所述的一種隨機時間-數字轉換器，其特徵在於所述輸入切換電路包括一個D觸發器、四個與門、兩個或門，其中，第一時鐘信號分別接D觸發器的時鐘端、第二與門和第三與門的第二輸入端；D觸發器的觸發信號輸出端分別接第一與門、第三與門的第一輸入端以及編碼器的第一輸入端，D觸發器輸出的觸發信號經過一級反相之後分別接D觸發器的D輸入端、第二與門和第四與門的第一輸入端；第二時鐘信號分別接第一與門和第四與門的第二輸入端；第一與門和第二與門的輸出端接第一或門的輸入端，第三與門和第四與門的輸出端接第二或門的輸入端；第一或門、第二或門的輸出端分別作為輸入切換電路的第一輸出端和第二輸出端。
3.根據權利要求1所述的一種隨機時間-數字轉換器，其特徵在於所述STDC陣列由 64個相同的比較器單元構成，所述比較器單元採用傳統的差分比較器級聯RS鎖存器的結構。
4.根據權利要求1所述的一種隨機時間-數字轉換器，其特徵在於所述編碼器採用 64輸入-7輸出編碼器。
專利摘要本實用新型公開了一種隨機時間-數字轉換器，包括輸入切換電路、STDC陣列、編碼器，其中時鐘電路將兩個時鐘信號分別輸入至輸入切換電路的兩個輸入端，輸入切換電路將時鐘電路輸入的兩個時鐘信號以輪換交叉換位的形式輸送給STDC陣列的兩個輸入端，並同時輸出觸發控制信號至編碼器；STDC陣列中每個比較器都獨立的對兩個時鐘信號的快慢進行判斷，並將判斷結果送入編碼器匯總處理，編碼器輸出兩個時鐘信號的相位差的大小和正負。本實用新型並利用STDC的隨機特性，使STDC陣列中的等效比較器數量翻倍，最大程度的消除器件失配和工藝、電源電壓、溫度對電路的影響，相對於傳統的STDC電路具有節省硬體，功耗低，面積小的特點。
文檔編號H03M1/04GK202135115SQ20112024017
公開日2012年2月1日 申請日期2011年7月8日 優先權日2011年7月8日
發明者吉新村, 吳建輝, 張萌, 江平, 王子軒, 陳超, 黃成 , 黃福青 申請人:東南大學