含雙cpu核的控制機組快速訊息傳遞裝置和方法
2023-10-04 10:03:29 1
專利名稱：含雙cpu核的控制機組快速訊息傳遞裝置和方法
技術領域：
本發明屬訊息傳遞技術領域，特別是涉及一種含雙CPU核的控制機組快速訊息傳遞裝 置和方法。
技術背景Ethernet(TCP/IP)在發展中，從實時監控的專業要求來看，Ethernet有許多缺點，其中 最重要的便是Ethernet採用CSMA/CD協議是一種非確定性通訊方式。在多個總線主控制 系統中，任一總線主控制需先搶到總線之控制權，才能使用總線。以存取連接在總線上 的系統資源。總線主控制提出的對之需求，由總線仲裁者決定是否將總線控制權交付。若 有多個總線主控制同時提出對總線之需求，由總線仲裁者仲裁誰先取得控制權。亦即是大 家一起搶總線主權送資料的方式無法保證一串重要訊息,在一定的時間傳送到確定的位置。 由於總線主控制之間互相競爭總線使用權，衍生出可觀的總線使用權轉換成本，還有眾多 總線主控制交錯使用，導致總線使用效率降低。總的來說， 一系列與時俱進的總線規格標準，便是不斷提升在電腦主機與周邊設備之 間，資料傳輸速度、容量與品質的應用過程。1992年Intel推出PCIvl.O Bus (Peripheral Component Interconnect外關部件互連局部匯 流排)開啟了PCI系列成為總線Bus主流的時代。PCI能使周邊設備直接連接電腦的中央處理單元，提升微處理器與周邊設備之間的資 料傳輸速度，亦即多點下傳(Multi-Drop)的平行匯流排技術。PCI架構內含一個橋接器， 作為PCI local bus與CPU local bus、以及系統記憶體bus之間的連結點。由於外關部件互 連局部匯流排獨立於中央處理單元之外，因此更換或升級中央處理單元時，不會影響周邊 設備，也不必重新設計Bus。但當IC設計進入單晶片系統設計時代後，大量的矽智材就可被高度整合至單一晶片 內。單晶片系統設計其中一個重大困難，便是各模組間的相互溝通。解決方法便是發展芯 片上總線(On-ChipBus; OCB)介面的規格，擔負在單晶片系統中連接各模組的角色。SoC高度整合的趨勢發展意味著，更多的IP核心被連接至OCB上，亦即更多的總線 主控制(Bus Master) IP被連接至OCB上。由於總線主控制(Bus Master)之間互相競爭 總線(Bus)使用權，衍生出可觀的總線(Bus)使用權轉換成本，還有眾多總線主控制 Bus Master交錯使用，導致總線Bus使用效率降低。 發明內容本發明所要解決的技術問題是提供一種含雙cpu t;且具有控制總線的晶片的控制機 組快速訊息傳遞裝置。本發明解決其技術問題所採用的技術方案是提供一種含雙CPU核的控制機組快速訊 息傳遞裝置，包括靜態存儲器，快閃記憶體及內含CPU的晶片，銜述的含CPU的晶片為含雙CPU核且具有控制總線的晶片，所述的雙CPU核分為主CPU:負責控制系統與運算的主要功能；副CPU:為快速I/O通訊使用，即只負責I/O訊息的接收傳遞。所述的副CPU的I/O e核負責通訊，同時具備UAFJT、 SPI、高速輸入點、高速輸出 點、可用於大容量儲存裝備的UBS;所述的主CPU的Master e核可以動態改變副CPU 的l/Oe核執行碼，達到高度靈活性應用，且e核執行碼記憶體控制在極小容量內；所述 的Master E核和1/Oe分享共同記憶體，可以高速交換資訊，既可以獨立工作，也可協同 工作處理高精度運算。所述的CPU控制總線外接到晶片腳位，使多個控制機組快速訊息傳遞裝置平行協同運做。所述的CPU控制總線為資料總線Date Bus、位址總線Address Bus和控制總線Control Bus,所述的資料總線負責在CPU和Memory之間傳送資料，所述的位址總線具有雙向性， 可用來標明Memory或I/O Port位址的地方。所述的晶片由電可擦只讀存儲器引導作業系統，即電可擦只讀存儲器是存儲本裝置 BOOT啟動的編程。所述的靜態存儲器可根據需要改變大小。所述的一種含雙CPU核的控制機組快速訊息傳遞的方法，包括下述步驟(1) 副CPU接收外部訊息，將所收到暫存在靜態存儲器需要運算的訊息，傳遞給主 CPU進行運算；(2) 主CPU運算完成，將運算結果放在內存的靜態存儲器堆棧地址上，副CPU即刻 將運算結果訊息傳遞出去；如是輸出與輸入訊息，則傳到相關組件。本裝置是一個內含雙CPU核的晶片上的標準訊息傳遞模組。其中一核用於控制其系 統及運算的主要功能，另一核專用於快速訊息傳遞處理。CPU控制總線及系統內存總線外 接到晶片腳位，使多重標準訊息傳遞模組結構性能增強。越多的內核內存，猶如添加了標 準訊息傳遞模組核一樣線性增強了系統的性能。遠程位置通訊以100/10 BASE乙太網表 面作為基本公用主線，達到遠距離分散控制，有效提高系統靈活度。本發明可廣泛應用於 工業控制領域。
圖l為本發明單一晶片模組圖。圖2為本發明SIOP模具性能增強的多個裝置平行協同運做圖。圖3為本發明一種含雙CPU核的控制機組快速訊息傳遞裝置的工作原理圖。圖4為本發明應用系統配置圖。圖5為本發明基本e核結構圖。
具體實施方式
下面結合具體實施例，進一步闡述本發明。應理解，這些實施例僅用於說明本發明而 不用於限制本發明的範圍。此外應理解，在閱讀了本發明講授的內容之後，本領域技術人 員可以對本發明作各種改動或修改，這些等價形式同樣落於本申請所附權利要求書所限定 的範圍。如圖1所示，主CPU負責控制系統與運算的主要功能，副CPU主要為快速 1/0(input/output輸出/輸入)通訊使用，即只負責I/O訊息的接收傳遞。副CPU(訊息傳遞模塊)接收外部訊息，將所收到暫存在靜態存儲器需要運算的訊息， 傳遞給主CPU進行運算，主CPU運算完成，將運算結果放在內存的靜態存儲器堆棧位址 上，副CPU即刻將運算結果訊息傳遞出去，如是輸出與輸入訊息，則傳到相關組件，如 為遠程設備則透過乙太網線傳送。副CPU僅負責訊息的接收與傳遞，因此訊息傳遞快速， 不增加主CPU運算外的負擔。其中的電可擦只讀存儲器是存儲本裝置BOOT啟動的編程。如圖2所示，本裝置的CPU控制總線外接到晶片腳位，可以做到多個本裝置平行協同運做，達到增加運算的功能。每一個本裝置在協同平行運算時，只要增加晶片本身的自有內存即內存的靜態存儲器的大小。由於免去了共享內存的擷取瓶頸，因此串行增加本裝置數量時，可以線性增加運算效能。如圖3所示，為本發明一種控制機組快速訊息傳遞裝置的工作原理圖，採用雙32位e
核，33位256深度的數據與返回堆棧，主機內(本地快取檔)為2K字節的靜態隨機存取 內存是半導體內存的一種，屬隨機存取內存一類。所謂的靜態，是指這種內存只要保持通 電，裡面儲存的信息就可以恆常保持；啟動多重處理器作業系統的電可擦除可編程只讀內 存為16K字節，EEPROM，或稱E2PROM，全稱電可擦除可編程只讀存儲器，全稱電可 擦除可編程只讀內存；256K外接靜態隨機存取內存；4M字節的外接快閃記憶體；晶片採 用可程序化邏輯門陣列，效能為40MHz;內建100/10BASE乙太網界面；主控核接兩個通 用異步收發傳輸器，副控核也接兩個通用異步收發傳輸器。；UART為通用異步接收器/發 送器，通用異步接收器/發送器是"異步接收器/發送器"的一種，它是一個能翻譯並行接口與 序列界面間數據的計算機硬體；主控與副控都有計時功能；串行式周邊接口主控與副控各 有一個；主控與副控都有16位通用IO埠GPIO，通用型之輸入輸出(General Purpose I/O)的簡稱；內建實時時鐘；4個可編程解碼器供選用；內建10M位乙太網控制器；通用 串行總線接口；適用於5伏特與3.3伏特供電設備。如圖4所示，所有遠端位置均用標準本裝置模組，伺服器位置也可增加多重本裝置模組來增強性能。如圖5所示，為基本e核結構，其中T與S寄存器層層相接，建成一數據層。T與S 是資料數據層的最高及第二項。所有ALU運算均從T與S中提取運算體。返回層是用於 給子程序尋找回復位址及其它臨時使用。從內存上讀取數據時，X寄存器提供內存位址給位址總線，且資料數據從資料數據總 線Date Bus獲得再到T寄存器。將信息寫入內存時，位址由X寄存器提供；且資料數據 從T寄存器中寫進資料總線。
權利要求
1.一種含雙CPU核的控制機組快速訊息傳遞裝置，包括靜態存儲器，快閃記憶體及內含CPU的晶片，其特徵在於所述的含CPU的晶片為含雙CPU核且具有控制總線的晶片，所述的雙CPU核分為主CPU負責控制系統與運算的主要功能；副CPU為快速I/O通訊使用，即只負責I/O訊息的接收傳遞。
2. 根據權利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特徵在於所述的副CPU的IOe核負責通訊，同時具備UART、 SPI、高速輸入點、高速輸出點、 可用於大容量儲存裝備的UBS;所述的主CPU的Master e核可以動態改變副CPU的10 e核執行碼，達到高度靈活性應用；所述的Master E核和IOe分享共同記憶體，可以高速交換資訊，既可以獨立工作，也可協同工作處理高精度運算。
3. 根據權利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特徵在於 所述的CPU控制總線外接到晶片腳位，使多個控制機組快速訊息傳遞裝置平行協同運做。
4. 根據權利要求1或3所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特徵在 於所述的CPU控制總線為資料總線、位址總線和控制總線，所述的資料總線負責在CPU 和Memory之間傳送資料，所述的位址總線具有雙向性，可用來標明Memory或I/O Port 位址的地方。
5. 根據權利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特徵在於 所述的晶片由電可擦只讀存儲器引導作業系統，即電可擦只讀存儲器是存儲本裝置BOOT 啟動的編程。
6. 根據權利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特徵在於 所述的靜態存儲器可根據需要改變大小。
7. 根據權利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞的方法，包括下述步 驟(1) 副CPU接收外部訊息，將所收到暫存在靜態存儲器需要運算的訊息，傳遞給主CPU 進行運算；(2) 主CPU運算完成，將運算結果放在內存的靜態存儲器堆棧地址上，副CPU即刻將運 算結果訊息傳遞出去；如是輸出與輸入訊息，則傳到相關組件。
全文摘要
本發明涉及一種含雙CPU核的控制機組快速訊息傳遞裝置和方法，該裝置的CPU晶片為含雙CPU核且具有控制總線的晶片，雙CPU核分為主CPU負責控制系統與運算的主要功能；副CPU為快速I/O通訊使用，即只負責I/O訊息的接收傳遞。CPU控制總線外接到晶片腳位，使多個控制機組快速訊息傳遞裝置平行協同運做。CPU控制總線及系統內存總線外接到晶片腳位，使多重標準訊息傳遞模組結構性能增強。越多的內核內存，猶如添加了標準訊息傳遞模組核一樣線性增強了系統的性能。本發明可廣泛應用於工業控制領域。
文檔編號G05B19/418GK101165622SQ20071004687
公開日2008年4月23日 申請日期2007年10月10日 優先權日2007年10月10日
發明者張勝勇 申請人:寧波弘訊科技有限公司