製造具有垂直溝道電晶體的半導體器件的方法

2023-11-30 21:28:56 1

專利名稱：製造具有垂直溝道電晶體的半導體器件的方法
製造具有垂直溝道電晶體的半導體器件的方法 相關申請的交叉引用01本發明要求2007年6月26日提交的韓國專利申請2007-0062808的 優先權，其全部內容通過引用併入本文。技術領域
因為半導體存儲器件的集成度尤其是動態隨機存取存儲器(DRAM) 的集成度達到千兆位級，需要具有微尺寸的電晶體例如具有8F、F:最小 特徵尺寸)或更小的器件面積的千兆位DRAM的電晶體。許多千兆位 DRAM必須具有4FZ的器件面積。為此，提出垂直溝道電晶體結構，這 是因為通常的平面電晶體結構不能實現這種器件區域，即使溝道長度按 比例改變，在所述通常的平面電晶體結構中柵電極形成在襯底上，結區 形成在柵電極的兩側。[05圖l是具有典型垂直溝道電晶體的半導體器件的立體圖。[06參考圖1,在襯底100上形成多個柱狀物P。柱狀物由與襯底100 相同的材料製造並在第一方向(X-X，)和與第一方向(X-X，)交叉的第二方 向(Y-Y，)對齊。通常，通過使用硬掩模圖案(未顯示)蝕刻襯底100來形 成柱狀物P。如圖所示，在在襯底100內在對齊第一方向上對齊的柱狀物P之間 形成掩埋位線101,其在第一方向延伸同時圍繞柱狀物P。掩埋位線101 通過隔離溝槽T彼此隔開。在柱狀物P的外圍表面提供圍繞柵電極(未顯示)以圍繞柱狀物P， 字線102在第二方向延伸同時與圍繞柵電極電連接。在柱狀物P上形成存儲電極104。接觸塞103可以插入柱狀物P和 存儲電極104之間。在具有如圖l所述的以上結構的半導體器件中，相對於襯底表面垂 直地形成溝道，使得可以增加溝道長度而無論襯底的表面積如何。因此， 可以防止SCE。另外，因為柵電極風繞柱狀物的外圍表面，因此可以增 加電晶體的溝道寬度。結果，可以改進電晶體的工作電流。然而，由於關於圖l如上所述形成掩埋位線101時可發生工藝故障， 所以器件特性可能降低。將參考圖2A 2E詳細說明該問題。圖2A 2E是製造具有典型垂直溝道電晶體的半導體器件的方法的 橫截面圖。應注意這些橫截面圖是沿圖1所示的第二方向(Y-Y，)。另夕卜， 準備這些橫截面圖以說明形成掩埋位線時發生的問題，將省略不涉及上 述問題的元件的詳細說明。參考圖2A,襯底結構包括具有多個在圖1所示的第一方向(X-X，) 和與第一方向交叉的第二方向對齊的柱狀物P的襯底200、提供;柱狀 物P上並用於形成柱狀物P的硬掩模圖案201，和圍繞柱狀物P下部外 圍表面的圍繞柵電極202。位線雜質摻雜到柱狀物P之間的襯底200中以形成位線雜質區域203。參考圖2B，在襯底結構的整個區域上形成絕緣層204然後平坦化該 絕緣層204。然後，參考圖2C，在平坦化絕緣層204上形成掩模圖案205，該模 圖案205具有暴露在第一方向對齊的柱狀物P之間的襯底200的狹縫S。因此，掩模圖案205的狹縫S平行於第一方向延伸。然後，參考圖2D，蝕刻通過狹縫S暴露的絕緣層204以暴露襯底 200。在刻蝕過程中，掩模圖案205用作蝕刻阻擋層。參考圖2E,蝕刻暴露的村底200預定的深度，形成處於狹縫形式的 隔離溝槽T。如圖所示，在第一方向對齊的柱狀物P之間的襯底200中形成隔離 溝槽T,所述隔離溝槽T平行於第一方向延伸。隔離溝槽T向下延伸超 過位線雜質區域203,從而限定在第一方向延伸同時圍繞柱狀物P的掩 埋位線203A。通常，順序實施包括下列步驟的後續工藝形成在第二方向延伸的 字線同時與圍繞柵電極202形成電連接的工藝，通過除去硬掩模圖案 201暴露柱狀物P的工藝，和在暴露的柱狀物P上形成接觸塞和存儲電 極的工藝。然而，在絕緣層204上形成掩模圖案205的時候，由於光刻工藝中 的曝光極限而不能充分地減小狹縫S的寬度。這可增加掩埋位線的電 阻。即，隨著狹縫S的寬度變大，對應於狹縫S的隔離溝槽T的寬度也 擴大，結果，掩埋位線203A的面積減小。掩埋位線的這種減小的面積 使得掩埋位線203A的電阻Rs增加。另外，在通過使用掩模圖案205作為蝕刻阻擋層蝕刻絕緣層204時， 難以均勻地控制掩埋位線203A的面積和電阻。暴露的襯底200具有通 常基於蝕刻特性的面積。發明內容本發明的實施方案涉及製造包括垂直溝道電晶體的半導體器件的 方法，其中均勻地形成掩埋位線的面積，同時與典型的掩埋位線相比本發明掩埋位線的面積增加，從而改進了掩埋位線的電阻特性並確保製造 半導體器件時的穩定性和可靠性。根據本發明的一個方面，提供一種製造具有垂直溝道電晶體的半導體器件的方法。所述方法包括在襯底上形成多個柱狀物，其中在所述柱 狀物上形成硬掩模圖案。所述柱狀物在第一方向和與第一方向交叉的第 二方向上對齊。所述方法還包括在所述柱狀物之間的襯底上形成位線雜 質區域，在包括柱狀物和位線雜質區域的所得結構的整個區域上形成絕 緣層，和在所述絕緣層上形成掩模圖案以暴露在第一方向上對齊的所述 柱狀物之間的襯底。隨後，通過使用掩模圖案作為蝕刻掩模來蝕刻絕緣 層，其中形成用於暴露所述襯底的開口和所得結構。在所述開口的側壁 形成隔離物，使得通過所述開口暴露的襯底的寬度減小。蝕刻暴露的村 底以具有通過隔離物減小的寬度。所述方法還包括形成隔離溝槽並限定 在第一方向延伸並圍繞柱狀物的掩埋位線。


圖l是具有垂直溝道電晶體的典型半導體器件的立體圖。圖2A 2E是製造具有垂直溝道電晶體的典型半導體器件的方法 的橫截面圖。圖3A~3I是根據本發明的一個實施方案製造具有垂直溝道電晶體 的半導體器件的方法的橫截面圖。
具體實施方式
3A 3I是根據本發明的一個實施方案製造具有垂直溝道晶體 管的半導體器件的方法的橫截面圖。注意這些橫截面圖沿圖l所示的第 二方向(Y-Y，)。參考圖3A,在圖1所示的第一方向(X-X')和與第一方向交叉的第二 方向上，在襯底300上形成多個硬掩模圖案302。可以在硬掩模圖案302 下形成襯墊氧化物層301。通過使用硬掩模圖案302作為蝕刻掩模來蝕刻襯底300預定深度， 從而形成柱狀物上部300A。隨後在所得結構的整個表面上形成第一隔離物材料層。參考圖3B， 回蝕刻第一隔離物材料層以在硬掩模圖案302和柱狀物上部300A的側壁形成第一隔離物303。然後使用硬掩模圖案302和第一隔離物303作為蝕刻掩模蝕刻襯底 300到預定深度，從而形成柱狀物下部300B,其與柱狀物上部300A整 體形成。結果，得到包括柱狀物上部300A和柱狀物下部300B的柱狀物P 作為有源區。柱狀物P在第一方向和與第一方向交叉的第二方向上對 齊。注意，在平面圖中觀察時硬掩模圖案302可具有矩形形狀。然而， 如圖3B所示，柱狀物P通過刻蝕過程具有基本上圓柱狀結構等。參考圖3C,根據一個實施方案，各向同性蝕刻柱狀物下部300B的 側壁使得柱狀物下部300B的側壁可以凹陷預定的寬度A。在該實施方 案中，硬掩模圖案302和第一隔離物303用作蝕刻阻擋層。凹陷的柱狀 物下部300B的預定寬度A可對應於通過後續過程以後形成的圍繞柵電 極的預定厚度。參考圖3D，在暴露的襯底300的表面上形成柵極絕緣層304。隨後，在所得結構的整個區域上形成用於柵電極的導電層。回蝕刻 導電層直到暴露柵極絕緣層。結果，形成圍繞柵電極305,使得圍繞柵 電極305圍繞凹陷的柱狀物下部300B的外圍表面。參考圖3E，位線雜質摻雜到柱狀物P之間的襯底300中，從而形 成位線雜質區域306。 N-型雜質可以用作位線雜質。參考圖3F,在所得結構的整個區域上形成絕緣層307，然後平坦化 絕緣層307。隨後，在平坦化的絕緣層307上形成掩模圖案308，該掩模圖案308 具有用於暴露在第一方向上對齊的柱狀物P之間的襯底的狹縫。掩模圖 案308的狹縫平行於第一方向延伸。在一個實施方案中，狹縫的寬度 Ws小於在第一方向上對齊的柱狀物P之間的間距。應該充分理解，狹 縫仍可具有在光刻工藝的曝光極限水平之內的相對大的寬度，使得易於 形成掩模圖案308。通過使用掩模圖案308作為蝕刻掩模來蝕刻通過狹縫暴露的絕緣層 307,從而形成狹縫形式的開口 309，以暴露襯底300。注意，暴露襯底 的寬度可根據絕緣層307的蝕刻特性而改變。為解決該問題，進行如圖 3G和3H所示的工藝。參考圖3G,在包括開口 309的所得結構的整個區域上形成用於第 二隔離物的絕緣層310。淺淺地形成用於第二隔離物的絕緣層310，其 厚度為約lA 約999A。通過使用具有優良的階梯覆蓋性能的材料和/ 或例如化學氣相沉積(CVD)或原子層沉積(ALD)的方法形成用於第二 隔離物的絕緣層310，使得在開口 309的底部和側壁上形成的絕緣層310 具有均勻的厚度。參考圖3H,對用於第二隔離物的絕緣層310實施隔離物蝕刻工藝， 使得第二隔離物310A可以形成在開口 309的側壁。因為可以通過控制 蝕刻度容易地調節第二隔離物310A的厚度，因此也可以容易地調節暴 露的襯底300的寬度。另外，由於第二隔離物310A，暴露的襯底300 的寬度小於掩模圖案308的狹縫的寬度Ws。應該充分理解，暴露襯底 300的這種寬度的減小應該限於掩埋位線可以彼此隔開的程度。參考圖31，將由於第二隔離物310A而具有減小寬度的暴露的襯底 300蝕刻到預定深度，使得在第一方向上對齊的柱狀物P之間的襯底300 中形成狹縫形式的隔離溝槽T。隔離溝槽T平行於第一方向延伸。對應 於暴露的襯底300的寬度，隔離溝槽T的寬度WT也減小。所以隔離溝 槽T的寬度WT小於掩模圖案308的狹縫的寬度Ws (圖3H)。隔離溝槽T向下延伸超過位線雜質區域306 (圖3H),從而限定在 第一方向延伸同時圍繞柱狀物P的掩埋位線306A。在一個實施方案中， 掩埋位線306A通過隔離溝槽T彼此隔開。隔離溝槽T形成為具有約 100人~約9999A的深度。當蝕刻襯底300以形成隔離溝槽T時，4吏用 相對於絕緣層具有更高蝕刻選擇性的氣體例如氯(Ch)、溴化氫(HBr)或 三氯化硼(BCl3)，以防止第二隔離物310A和/或硬掩才莫圖案302受損。如上所述，隨著隔離溝槽T的寬度WT減小，掩埋位線306A的面 積增加，使得可以降低掩埋位線306A的電阻。本領域技術人員將理解，在上述工藝之後順序實施各種後續工藝。 例如，後續工藝包括但是不局限於形成在第二方向延伸的字線同時使得與圍繞柵電極305電連接的工藝、通過除去硬掩模圖案302和襯墊氧化 物層301暴露柱狀物P的工藝、和在暴露的柱狀物P上形成接觸塞和存 儲電極的工藝。在一個實施方案中，通過控制第二隔離物303的厚度調節隔離溝槽 T的寬度WT而不調節掩模圖案308的狹縫寬度Ws 。由隔離溝槽T限 定的掩埋位線306A的面積可以增大並均勻地形成。此外，因為在形成 掩模圖案308時不必為了避免工藝故障而減小狹縫寬度Ws，所以可以 容易地實施所述方法。從上述實施方案明顯可知，與典型掩埋位線相比較，本發明掩埋位 線的面積可以增加並且均勻地形成。結果，可以改進掩埋位線的電阻特 性，並且在製造半導體器件時可以確保穩定性和可靠性。雖然關於具體的實施方案已經說明了本發明，但是上述本發明的實施 方案是說明性的而非限制性的。對於本領域技術人員而言顯而易見的是， 可以進行各種的變化和改變而不離開如所附權利要求限定的本發明的精 神和範圍。
權利要求
1.一種製造具有垂直溝道電晶體的半導體器件的方法，所述方法包括在襯底上形成多個柱狀物，其中在所述多個柱狀物上形成硬掩模圖案並且所述多個柱狀物在第一方向和與所述第一方向交叉的第二方向上對齊；在所述柱狀物之間的襯底上形成位線雜質區域；在所得結構的整個區域上形成絕緣層，其中所述所得結構包括所述多個柱狀物和所述位線雜質區域；在所述絕緣層上形成掩模圖案，以暴露在所述第一方向上對齊的所述多個柱狀物之間的襯底；利用所述掩模圖案作為蝕刻掩模來蝕刻所述絕緣層，以形成用於暴露所述襯底的開口；在所述開口的側壁形成隔離物以減小通過所述開口暴露的所述襯底的寬度；和通過蝕刻具有由所述隔離物減小了寬度的所述暴露的襯底來形成隔離溝槽。
2. 權利要求1的方法，還包括平坦化所述絕緣層。
3. 權利要求1的方法，其中所述掩模圖案包括狹縫，所述狹縫用於 暴露在所述第一方向上對齊的所述多個柱狀物之間的所述襯底。
4. 權利要求3的方法，其中所述狹縫具有小於在所述第一方向上對 齊的所述柱狀物之間間隔的寬度。
5. 權利要求3的方法，其中所述開口和所述隔離溝槽形成狹縫。
6. 權利要求1的方法，其中形成所述隔離物包括在包括所述開口的所得結構的整個區域上形成用於所述隔離物的 絕緣層；和各向異性蝕刻所述絕緣層以形成所述隔離物。
7. 權利要求6的方法，其中用於所述隔離物的所述絕緣層具有約 lA 約999A的厚度。
8. 權利要求6的方法，其中用於所述隔離物的所述絕緣層在所得結 構的整個區域上具有均勻的厚度。
9. 權利要求1的方法，其中所述隔離溝槽的寬度和深度設定在預定 範圍內，使得被掩埋的位線彼此隔開。
10. 權利要求1的方法，其中所述隔離溝槽的深度為約100A 約 9999A。
11. 權利要求l的方法，其中在形成所述隔離溝槽時，使用對所述隔 離物具有更高選擇性比的氣體。
12. 權利要求11的方法，其中所述氣體包括選自氯(Cl2)、溴化氫 (HBr)、三氯化硼(BCl3)及其組合中的一種。
13. 權利要求1的方法，還包括形成圍繞每個柱狀物的下部外圍表面 的圍繞柵電極。
14. 權利要求13的方法，其中使每個柱狀物的所述下部外圍表面對 應於所述圍繞柵電極的厚度形成凹陷。
15. 權利要求13的方法，還包括形成字線以與所述圍繞柵電極電連接，其中所述字線在所述第二方 向上延伸；通過除去形成在所述柱狀物上的所述硬掩模圖案暴露每個柱狀物；和在所述暴露的柱狀物上形成存儲電極。
16. 權利要求1的方法，其中蝕刻具有由所述隔離物減小了寬度的所 述暴露的襯底包括限定在所述第一方向上延伸的掩埋的位線，所述掩埋 的位線圍繞所述柱狀物。
全文摘要
提供了製造包括垂直溝道電晶體的半導體器件的方法和系統。通過隔離溝槽均勻地形成掩埋位線區。通過控制隔離物的厚度調節隔離溝槽的寬度。因此，和典型的掩埋位線相比，本發明掩埋位線的面積相對大。改進了所述掩埋位線的電阻特性，並確保了所述半導體器件的穩定性和可靠性。
文檔編號H01L21/8242GK101335241SQ20071019877
公開日2008年12月31日 申請日期2007年12月12日 優先權日2007年6月26日
發明者李敏碩 申請人:海力士半導體有限公司