一種隨機存儲器位單元、隨機存儲器和電子晶片的製作方法
2023-11-03 08:50:32 1
一種隨機存儲器位單元、隨機存儲器和電子晶片的製作方法
【專利摘要】本發明實施例提供一種隨機存儲器位單元、隨機存儲器和電子晶片，涉及存儲領域，能夠解決存儲器可靠性和功耗的問題。所述隨機存儲器位單元包括至少一個電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對稱存儲模塊和導通模塊。所述隨機存儲器由預設數量的上述隨機存儲器位單元組成，所述電子晶片包括所述隨機存儲器。本發明實施例用於優化隨機存儲器的可靠性和功耗。
【專利說明】一種隨機存儲器位單元、隨機存儲器和電子晶片
【技術領域】
[0001 ] 本發明涉及存儲領域，尤其涉及一種隨機存儲器位單元、隨機存儲器和電子晶片。【背景技術】
[0002]隨著電子晶片工藝製造業的提升，電晶體尺寸進入準納米時代，電子晶片中電晶體的集成度越來越高，從而出現了超大規模集成電路構成的高性能晶片，該高性能晶片的需求造就了片上系統(System on Chip, SoC)的時代。
[0003]如圖1所示，是現有技術中常用的一種八管靜態隨機存儲器(Static RandomAccess Memory, SRAM)的位單元(Bit Cell)結構,此類靜態隨機存儲器位單元結構一共有三個狀態，分別為:保持狀態，讀取狀態和寫入狀態。其中，寫入線控制導通電晶體的導通，也即是開關作用。比特線控制導通電晶體的數據狀態，如O還是1，具體的:
[0004]在保持狀態時，M1, M2, M3, M4構成首尾反向連接的兩個反相器，由這兩個反相器構成的存儲單元由VDD供電，寫入線處於O狀態，即未選擇狀態，同樣對於導通電晶體也是未選擇狀態(未導通狀態)，讀取比特線和讀取線也都處於低電平狀態，即未選擇狀態。
[0005]在讀取狀態時，讀取線先施加高電平，也即是選擇狀態，M8等同於導通。同時，讀取比特線暫時施加短暫的高電壓，也即是短暫I狀態。存儲單元的兩個反相器的M2與M4負責將其保持的狀態來控制M7的導通與否，從而可以由M8電晶體來表達其狀態值。
[0006]在寫入狀態時，寫入線處於高電平狀態，即狀態1，同時，兩根比特線處於互補狀態，其中一根高電平，狀態1，另一根為低電平，狀態O。例如，寫入存儲單元I時，比特線為高電平，而互補比特線則為低電平；寫入存儲單元O時，比特線為低電平，而互補比特線則為聞電平。
[0007]由於上述八管靜態隨機存儲器具有較高可靠性和較低的功耗，所以上述八管靜態隨機存儲器被廣泛應用在高性能晶片中，但是隨著晶片體積不斷減小，集成度越來越高，性能不斷提升的同時，其功耗也越來越成為設計中需要特別考慮的問題。特別是隨著存儲器在SoC晶片上比重的顯著上升，對於存儲器的高可靠性和低功耗的要求也日益明顯，因此對於存儲器的可靠性和功耗的優化是亟待解決的問題。
【發明內容】
[0008]本發明的實施例提供一種隨機存儲器位單元、隨機存儲器和電子晶片，能夠提高存儲器的可靠性，並降低存儲器功耗。
[0009]為達到上述目的，本發明的實施例採用如下技術方案:
[0010]第一方面，提供一種隨機存儲器位單元，所述隨機存儲器位單元包括:
[0011]至少一個電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對稱存儲模塊和導通模塊；
[0012]其中，所述讀取模塊的數據端與所述讀取比特線電連接，所述讀取模塊的控制端與所述讀取線電連接，所述讀取模塊的讀取端與所述非對稱存儲模塊的輸出端電連接；[0013]所述導通模塊的數據端與所述寫入比特線電連接，所述導通模塊的第一控制端與所述第一寫入線電連接，所述導通模塊的第二控制端與所述第二寫入線電連接，所述導通模塊的寫入端與所述非對稱存儲模塊的輸入端電連接；
[0014]所述至少一個電源與所述讀取模塊的供電接口電連接。
[0015]結合第一方面，在第一種可能的實現方式中，所述非對稱存儲模塊包括:第一反相器和第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端電連接，所述第二反相器的輸出端與所述第一反相器的輸入端電連接；
[0016]其中，所述第二反相器的面積大於所述第一反相器的面積。
[0017]結合第一方面的第一種可能的實現方式，在第二種可能的實現方式中，所述第一反相器包括第一電晶體和第二電晶體，所述第二反相器包括第一電晶體和第二電晶體；
[0018]所述第一電晶體的源極接地，所述第一電晶體的柵極與所述第二電晶體的柵極電連接，所述第一電晶體漏極與所述第二電晶體的漏極電連接，所述第二電晶體的源極與所述供電接口電連接；
[0019]所述第三電晶體的源極接地，所述第三電晶體的柵極與所述第四電晶體的柵極電連接，所述第三電晶體漏極與所述第四電晶體的漏極電連接，所述第四電晶體的源極與所述供電接口電連接；
[0020]其中，所述第一電晶體的柵極與所述第二電晶體的柵極的連接點為所述第一反相器的輸入端，第一電晶體的漏極與所述第二電晶體的漏極的連接點為所述第一反相器的輸出端；所述第三電晶體的柵極與所述第四電晶體的柵極的連接點為所述第二反相器的輸入端，第三電晶體的漏極與所述第四電晶體的漏極的連接點為所述第二反相器的輸出端；
[0021]所述第一電晶體的柵極與所述第二電晶體的柵極的連接點為所述非對稱存儲模塊的輸入端，所述第三電晶體的漏極與所述第四電晶體的漏極的連接點為所述非對稱存儲模塊的輸出端。
[0022]結合第一方面的第二種可能的實現方式，在第三種可能的實現方式中，當所述至少一個電源為一個電源時，所述第二電晶體的源極和所述第四電晶體的源極的電接點構成所述供電接口，所述供電接口與所述一個電源電連接；
[0023]當所述至少一個電源包括第一電源和第二電源時，所述第二電晶體的源極作為所述供電接口的第一供電接口與所述第一電源電連接，所述第四電晶體的源極作為所述供電接口的第二供電接口與所述第二電源電連接。
[0024]結合第一方面至第一方面的第三種可能的實現方式中的任意一種，在第四種可能的實現方式中，所述導通模塊包括:第五電晶體和第六電晶體；
[0025]所述第五電晶體的柵極作為所述導通模塊的所述第一控制端，所述第五電晶體的源極與所述第六電晶體的漏極電連接，所述第五電晶體的漏極與所述第六電晶體的源極電連接，所述第六電晶體的柵極作為所述導通模塊的第二控制端，所述第五電晶體的源極與所述第六電晶體的漏極的連接點作為所述導通模塊的寫入端，所述第五電晶體的漏極與所述第六電晶體的源極的連接點作為所述導通模塊的數據端。
[0026]結合第一方面至第一方面的第四種可能的實現方式中的任意一種，在第五種可能的實現方式中，所述讀取模塊包括:第七電晶體和第八電晶體；
[0027]所述第七電晶體的源極作為所述讀取模塊的數據端，所述第七電晶體的柵極作為所述讀取模塊的讀取端，所述第七電晶體的漏極與所述第八電晶體的漏極電連接，所述第八電晶體的漏極的源極接地，所述第八電晶體的柵極作為所述讀取模塊的控制端。
[0028]第二方面，提供一種隨機存儲器，包括:預設數量的如第一方面至第一方面的第五種可能的實現方式中的任意一種隨機存儲器位單元。
[0029]第三方面，提供一種電子晶片，其特徵在於，所述電子晶片包括:
[0030]如第二方面所述的隨機存儲器。
[0031]本發明實施例提供一種隨機存儲器位單元、隨機存儲器和電子晶片，該隨機存儲器位單元包括至少一個電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對稱存儲模塊和導通模塊；其中，讀取模塊的數據端與讀取比特線電連接，讀取模塊的控制端與讀取線電連接，讀取模塊的讀取端與非對稱存儲模塊的輸出端電連接；導通模塊的數據端與寫入比特線電連接，導通模塊的第一控制端與第一寫入線電連接，導通模塊的第二控制端與第二寫入線電連接，導通模塊的寫入端與非對稱存儲模塊的輸入端電連接；至少一個電源與讀取模塊的供電接口電連接。與現有技術相比，本發明實施例提供的隨機存儲器位單元中的非對稱存儲模塊能夠提高隨機存儲器位單元的電壓裕度，從而能夠提高隨機存儲器位單元的可靠性，並且現有技術相比所採用的雙寫入比特線，本發明實施例提供的隨機存儲器位單元中只有一條寫入比特線，能夠降低功耗。
【專利附圖】
【附圖說明】
[0032]為了更清楚地說明本發明實施例的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0033]圖1為現有技術提供的一種八管靜態隨機存儲器位單元的結構示意圖；
[0034]圖2為本發明實施例提供的一種隨機存儲器位單元的結構示意圖；
[0035]圖3為本發明實施例提供的一種隨機存儲器位單元的結構示意圖；
[0036]圖4為本發明實施例提供的隨機存儲器位單元中非對稱存儲模塊的反相器連接效果不意圖；
[0037]圖5為本發明實施例提供的另一種隨機存儲器位單元的結構示意圖；
[0038]圖6為本發明實施例提供的一種隨機存儲器位單元中非對稱存儲模塊的輸出電壓相比現有技術的仿真效果圖。
【具體實施方式】
[0039]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
[0040]本發明實施例提供一種隨機存儲器位單元1，如圖2所示，隨機存儲器位單元I包括:
[0041]至少一個電源11、第一寫入線12、第二寫入線13、寫入比特線14、讀取線15、讀取比特線16、讀取模塊17、非對稱存儲模塊18和導通模塊19 ；
[0042]其中，讀取模塊17的數據端171與讀取比特線16電連接，讀取模塊17的控制端172與讀取線15電連接，讀取模塊17的讀取端173與非對稱存儲模塊18的輸出端181電連接；
[0043]導通模塊19的數據端191與寫入比特線14電連接，導通模塊19的第一控制端192與第一寫入線12電連接，導通模塊19的第二控制端193與第二寫入線電13連接，導通模塊19的寫入端194與非對稱存儲模塊18的輸入端182電連接；
[0044]至少一個電源11與非對稱存儲模塊18的供電接口 183電連接。
[0045]本發明實施例提供一種隨機存儲器位單元，該隨機存儲器位單元包括至少一個電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對稱存儲模塊和導通模塊；其中，讀取模塊的數據端與讀取比特線電連接，讀取模塊的控制端與讀取線電連接，讀取模塊的讀取端與非對稱存儲模塊的輸出端電連接；導通模塊的數據端與寫入比特線電連接，導通模塊的第一控制端與第一寫入線電連接，導通模塊的第二控制端與第二寫入線電連接，導通模塊的寫入端與非對稱存儲模塊的輸入端電連接；至少一個電源與讀取模塊的供電接口電連接。與現有技術相比，本發明實施例提供的隨機存儲器位單元中的非對稱存儲模塊能夠提高隨機存儲器位單元的電壓裕度，從而能夠提高隨機存儲器位單元的可靠性，並且現有技術相比所採用的雙寫入比特線，本發明實施例提供的隨機存儲器位單元中只有一條寫入比特線，能夠降低功耗。
[0046]為了使本領域技術人員能夠更清楚地理解本發明實施例提供的技術方案，下面通過具體的實施例，對本發明實施例提供的一種隨機存儲器位單元2進行詳細說明，如圖3所示，該隨機存儲器位單元2包括:
[0047]至少一個電源21、第一寫入線22、第二寫入線23、寫入比特線24、讀取線25、讀取比特線26、讀取模塊27、非對稱存儲模塊28和導通模塊29 ;第二寫入線23為第一寫入線22的互補寫入線；
[0048]其中，讀取模塊27的數據端271與讀取比特線26電連接，讀取模塊27的控制端272與讀取線25電連接，讀取模塊27的讀取端273與非對稱存儲模塊28的輸出端281電連接；
[0049]導通模塊29的數據端291與寫入比特線24電連接，導通模塊29的第一控制端292與第一寫入線22電連接，導通模塊29的第二控制端293與第二寫入線電23連接，導通模塊29的寫入端294與非對稱存儲模塊28的輸入端282電連接；
[0050]至少一個電源21與非對稱存儲模塊28的供電接口 283電連接。
[0051]其中，如圖3所示，非對稱存儲模塊28包括:第一電晶體Ml、第二電晶體M2、第三電晶體M3和第四電晶體M4。
[0052]第一電晶體Ml的源極接地，第一電晶體Ml的柵極與第二電晶體M2的柵極電連接，第一電晶體Ml漏極與第二電晶體M2的漏極電連接，第二電晶體M2的源極與供電接口283電連接；
[0053]第三電晶體M3的源極接地，第三電晶體M3的柵極與第四電晶體M4的柵極電連接，第三電晶體M3漏極與第四電晶體M4的漏極電連接，第四電晶體M4的源極與供電接口283電連接；[0054]上述第一電晶體Ml和第二電晶體M2組成第一反相器，第三電晶體M3和第四電晶體M4組成第二反相器，且第一反相器的輸出端與第二反相器的輸入端電連接，第二反相器的輸出端與第一反相器的輸入端電連接；其中，示例性的，第三電晶體M3和第四電晶體M4的面積遠大於第一電晶體Ml和第二電晶體M2的面積，例如第三電晶體M3和第四電晶體M4的W/L為第一電晶體Ml和第二電晶體M2的W/L的10倍(W/L為電晶體溝道的寬度/長度)，故第二反相器的面積大於第一反相器的面積。第一反相器和第二反相器的連接關係可以如圖4所示。當然，第三電晶體M3和第四電晶體M4的W/L與第一電晶體Ml和第二電晶體M2的W/L的倍數可以根據需要設置，包括但不限於此。
[0055]其中，第一電晶體Ml的柵極與第二電晶體M2的柵極的連接點為第一反相器的輸入端，第一電晶體Ml的漏極與第二電晶體M2的漏極的連接點為第一反相器的輸出端；第三電晶體M3的柵極與第四電晶體M4的柵極的連接點為第二反相器的輸入端，第三電晶體M3的漏極與第四電晶體M4的漏極的連接點為第二反相器的輸出端。
[0056]另外，第一電晶體Ml的柵極與第二電晶體M2的柵極的連接點為非對稱存儲模塊28的輸入端282，第三電晶體M3的漏極與第四電晶體M4的漏極的連接點為非對稱存儲模塊28的輸出端281。
[0057]如圖3所示，導通模塊29包括:第五電晶體M5和第六電晶體M6 ；
[0058]第五電晶體M5的柵極作為導通模塊29的第一控制端292，第五電晶體M5的源極與第六電晶體M6的漏極電連接，第五電晶體M5的漏極與第六電晶體M6的源極電連接，第六電晶體M6的柵極作為導通模塊29的第二控制端293，第五電晶體M5的源極與第六電晶體M6的漏極的連接點作為導通模塊29的寫入端294，第五電晶體M5的漏極與第六電晶體M6的源極的連接點作為導通模塊29的數據端291。
[0059]如圖3所示，讀取模塊27包括:第七電晶體M7和第八電晶體M8 ；
[0060]第七電晶體M7的源極作為讀取模塊27的數據端271，第七電晶體M7的柵極作為讀取模塊27的讀取端273，第七電晶體M7的漏極與第八電晶體M8的漏極電連接，第八電晶體M8的漏極的源極接地，第八電晶體M8的柵極作為讀取模塊27的控制端272。
[0061]另外，可選的，非對稱存儲模塊28的供電接口 283既可以接入一個電源，也可以接入兩個電源，具體的，如圖3所示，為接入一個電源採用單電壓供電的示意圖:
[0062]第二電晶體M2的源極和第四電晶體M4的源極的電接點構成供電接口 283，供電接口 283與一個電源21電連接。
[0063]或者，如圖5所示，為接入兩個電源採用雙電壓供電的示意圖:
[0064]第二電晶體M2的源極作為供電接口 283的第一供電接口 283a與第一電源21a電連接，第四電晶體M的源極作為供電接口 283的第二供電接口 283b與第二電源21b電連接。
[0065]需要說明的是，隨機存儲器位單元2也有三個狀態，包括:保持狀態、讀取操作和寫入操作，具體的工作原理如下:
[0066]在保持狀態時，非對稱存儲模塊28由VDD供電(也可以是多個VDD)，第一寫入線22與第二寫入線23處於O狀態，即未選擇狀態。同樣，對於導通模塊29中的電晶體也是未選擇狀態，寫入比特線24也是低電平，讀取線25和讀取比特線26也都是未加電壓狀態。
[0067]在讀取操作時，讀取線25首先加高電平，即I狀態，然後第八電晶體M8處於導通狀態。由於第八電晶體M8的源極接地，此時第七電晶體M7與第八電晶體M8相連的漏極處於低電平狀態。當讀取比特線26暫時加入高電平時，第四電晶體M4與第三電晶體M3構成的第二反相器(大反相器)的輸出值連到第七電晶體M7的柵極，即控制第七電晶體M7的導通狀態。當高電平時，第七電晶體M7導通則，讀取比特線26輸出就是低電平，也即是互補狀態。如果第二反相器輸出是低電平時，第七電晶體M7不導通，則讀取比特線26則還是高電平狀態。
[0068]在寫入操作時，第一寫入線22線進行高電平操作，同時，第二寫入線23進行低電平操作。這樣以來，第五電晶體M5與第六電晶體M6的都處於開啟狀態，要對非對稱存儲模塊寫入的值即可以通過寫入比特線24對第五電晶體M5和第六電晶體M6進行賦值傳輸。
[0069]進一步的，如圖6所示，為非對稱存儲模塊28，在85%VDD供電電壓下相對於現有技術的八管靜態隨機存儲器位單元180nm工藝下的保持狀態的輸出電壓仿真圖。
[0070]其中，X軸和Y軸分別表示隨機存儲器位單元中首尾相連的兩個反相器的輸出電壓。其中，曲線I (以三角為節點的曲線)和曲線2 (以橢圓為節點的曲線)表示非對稱存儲模塊28的兩個反相器的輸出電壓(其中，曲線I是第一反相器的輸出電壓，曲線2是第二反相器的輸出電壓)，曲線3和曲線4表示現有技術中八管靜態隨機存儲器位單元中兩個反相器的輸出電壓。由曲線2可以看出，在保持狀態下，由於第二反相器的面積擴大，其可正常工作的電壓範圍也明顯大於現有技術中八管靜態隨機存儲器位單元中兩個反相器，由此可見本發明實施例中的採用的非對稱存儲模塊28能夠使得隨機存儲器位單元在保持狀態的穩定性得到提聞。
[0071]另外，如圖5所示，在此用非對稱大小的反相器組成的非對稱存儲模塊28提高保持狀態下的可靠性的同時，還可以分離供電電壓，從而實現低電壓供電。可選的，不同工藝，不同大小的反相器，以及不同大小的門限電壓都會對功耗降低的實際數值產生影響。比如，根據圖6可知，在ISOnm的工藝下，在保持隨機存儲器位單元正常工作的同時，VDDl可以降至93%的VDD，VDD2可以降至91%VDD (VDD為預設的標準電壓)，從而降低了功耗。並且，若採用雙電壓供電，寫入線在寫入操作時，第一寫入線22和第二寫入線23可以分離供電電壓，從而在不影響正常工作的情況下，能夠降低第一寫入線22和第二寫入線23的電壓，示例性的，根據圖6可知，第一寫入線22和第二寫入線23的電壓可以降低至76%VDD，因此能夠降低功耗，同時，寫入比特線的電壓也可以降低，示例性的，能夠降低至84.5%VDD。同時，相比現有技術所採用的雙寫入比特線，本發明實施例提供的隨機存儲器位單元中只有一條寫入比特線，能夠降低功耗。當然，本實施例只是示例性的舉例說明電壓可以降低的百分比，並不代表本發明的有益效果局限於這幾個數值所指示的效果。
[0072]最後，關於讀取時的可靠性，通常是由讀取靜態噪聲限(Static NoiseMargin, S匪)來衡量的，可選的，可以通過調整M1、M3，M7及M8的大小來提高其相應的讀取靜態噪聲限，第四電晶體M4與第三電晶體M3的大小要大於未增加大小的第七電晶體M7與第八電晶體M8的大小，從而提高了在讀取時的Read-S匪，也就是提高了其讀取時的靠性。
[0073]因此，綜上所述，與現有技術相比，本發明實施例提供的隨機存儲器位單元中的非對稱存儲模塊能夠提高隨機存儲器位單元的電壓裕度，從而能夠提高隨機存儲器位單元的可靠性，且非對稱存儲模塊由於採用了非對稱反相器，所以能夠實現雙電壓供電，從而能夠在不影響操作的情況下降低供電電壓，能夠節省功耗，同時在雙電壓供電的情況下，隨機存儲器位單元的供電與寫入線、讀取線以及比特線的供電也不同，從而能夠降低寫入線及寫入比特線的電壓節省功耗，另外，相比現有技術相比所採用的雙寫入比特線，本發明實施例提供的隨機存儲器位單元中只有一條寫入比特線，能夠進一步降低功耗。
[0074]本發明實施例還提供一種隨機存儲器3，隨機存儲器3包括:預設數量的上述隨機存儲器位單元I或隨機存儲器位單元2。
[0075]本發明實施例還提供一種電子晶片4，該電子晶片4包括上述隨機存儲器3。
[0076]最後應說明的是:以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的精神和範圍。
【權利要求】
1.一種隨機存儲器位單元，其特徵在於，所述隨機存儲器位單元包括: 至少一個電源、第一寫入線、第二寫入線、寫入比特線、讀取線、讀取比特線、讀取模塊、非對稱存儲模塊和導通模塊； 其中，所述讀取模塊的數據端與所述讀取比特線電連接，所述讀取模塊的控制端與所述讀取線電連接，所述讀取模塊的讀取端與所述非對稱存儲模塊的輸出端電連接； 所述導通模塊的數據端與所述寫入比特線電連接，所述導通模塊的第一控制端與所述第一寫入線電連接，所述導通模塊的第二控制端與所述第二寫入線電連接，所述導通模塊的寫入端與所述非對稱存儲模塊的輸入端電連接； 所述至少一個電源與所述非對稱存儲模塊的供電接口電連接。
2.根據權利要求1所述的隨機存儲器位單元，其特徵在於，所述非對稱存儲模塊包括:第一反相器和第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端電連接，所述第二反相器的輸出端與所述第一反相器的輸入端電連接； 其中，所述第二反相器的面積大於所述第一反相器的面積。
3.根據權利要求2所述的隨機存儲器位單元，其特徵在於， 所述第一反相器包括第一電晶體和第二電晶體，所述第二反相器包括第三電晶體和第四電晶體； 所述第一電晶體的源極接地，所述第一電晶體的柵極與所述第二電晶體的柵極電連接，所述第一電晶體漏極與所述第二電晶體的漏極電連接，所述第二電晶體的源極與所述供電接口電連接； 所述第三電晶體的源極接地，所述第三電晶體的柵極與所述第四電晶體的柵極電連接，所述第三電晶體漏極與所述第四電晶體的漏極電連接，所述第四電晶體的源極與所述供電接口電連接； 其中，所述第一電晶體的柵極與所述第二電晶體的柵極的連接點為所述第一反相器的輸入端，第一電晶體的漏極與所述第二電晶體的漏極的連接點為所述第一反相器的輸出端；所述第三電晶體的柵極與所述第四電晶體的柵極的連接點為所述第二反相器的輸入端，第三電晶體的漏極與所述第四電晶體的漏極的連接點為所述第二反相器的輸出端； 所述第一電晶體的柵極與所述第二電晶體的柵極的連接點為所述非對稱存儲模塊的輸入端，所述第三電晶體的漏極與所述第四電晶體的漏極的連接點為所述非對稱存儲模塊的輸出端。
4.根據權利要求3所述的隨機存儲器位單元，其特徵在於， 當所述至少一個電源為一個電源時，所述第二電晶體的源極和所述第四電晶體的源極的電接點構成所述供電接口，所述供電接口與所述一個電源電連接； 當所述至少一個電源包括第一電源和第二電源時，所述第二電晶體的源極作為所述供電接口的第一供電接口與所述第一電源電連接，所述第四電晶體的源極作為所述供電接口的第二供電接口與所述第二電源電連接。
5.根據權利要求1至4任意一項所述的隨機存儲器位單元，其特徵在於，所述導通模塊包括:第五電晶體和第六電晶體； 所述第五電晶體的柵極作為所述導通模塊的所述第一控制端，所述第五電晶體的源極與所述第六電晶體的漏極電連接，所述第五電晶體的漏極與所述第六電晶體的源極電連接，所述第六電晶體的柵極作為所述導通模塊的第二控制端，所述第五電晶體的源極與所述第六電晶體的漏極的連接點作為所述導通模塊的寫入端，所述第五電晶體的漏極與所述第六電晶體的源極的連接點作為所述導通模塊的數據端。
6.根據權利要求1至5任意一項所述的隨機存儲器位單元，其特徵在於，所述讀取模塊包括:第七電晶體和第八電晶體； 所述第七電晶體的源極作為所述讀取模塊的數據端，所述第七電晶體的柵極作為所述讀取模塊的讀取端，所述第七電晶體的漏極與所述第八電晶體的漏極電連接，所述第八電晶體的漏極的源極接地，所述第八電晶體的柵極作為所述讀取模塊的控制端。
7.一種隨機存儲器，其特徵在於，所述隨機存儲器包括:預設數量的如權利要求1至6任意一項所述的隨機存儲器位單元。
8.一種電子晶片，其特徵在於，所述電子晶片包括: 如權利要求7所述的隨機存儲器。
【文檔編號】G11C11/419GK103928051SQ201410145283
【公開日】2014年7月16日 申請日期:2014年4月11日 優先權日:2014年4月11日
【發明者】唐樣洋, 張臣雄 申請人:華為技術有限公司