納米線網格器件及其製備方法

2023-12-02 21:30:51

專利名稱：納米線網格器件及其製備方法
技術領域：
本發明涉及半導體結構及其製備方法。更具體地說，本發明涉及包括多個垂直層疊並垂直隔開的半導體納米線的半導體結構，和製備這種半導體結構的方法。
背景技術：
由於其優異的靜電性能，環柵納米線溝道場效應電晶體(例如，納米線FET)預期能夠實現超過當前的平面CMOS技術的密度縮放。就其基本形式來說，納米線FET包括源極、 漏極和在所述源極和漏極之間的一個或多個納米線溝道。環繞所述一個或多個納米線溝道的柵電極調節通過源極和漏極之間的納米線溝道的電子流。然而，納米線FET的體系結構帶來了相當大的製備挑戰。由「生長的」納米線構成的「自下而上式」納米線器件可提供缺陷較少的溝道表面，而通過圖案化和蝕刻塊材料而構成的「自上而下式」納米線器件帶來納米線的確定尺寸和布局的優點。目前，自上而下法是以高布設密度來製造納米線FET的唯一可行方法，因為確定布局是高密度電路的先決條件。然而，即使具有確定布局，柵極間距非常緊密和載流表面密度高的納米線的製備仍然是挑戰性的。縮放的柵極間距需要與源極接觸區和漏極接觸區自對準的柵極；高密度載流表面要求納米線被布置成非常靠近在一起或者層疊。以前的納米線FET的實證都主要處於寬鬆的布設密度，使得可以迴避這些問題。縮放的柵極間距使得接觸納米線非常困難。接觸自上而下圖案化的納米線的一種常見方法是使用與多個納米線連接的大的矽源極/漏極接合焊盤。接合焊盤在加工期間提供機械穩定性，簡化器件接觸方案，並且能夠降低外電阻。然而，接合焊盤必須精確地對準柵極，以便實現高度縮放的柵極間距(在利用最小柵極間距的邏輯布設的情況下)，以及最小化非本徵電阻和寄生電容的變化。除非利用自對準方案，否則在要求的柵極間距下，適當並且始終如一地使接合焊盤對準柵極幾乎是不可能的。結果，提出了不使用接合焊盤的備選方案。簡單地消除接合焊盤導致納米線源極/漏極區。在這種情況下，必須單獨接觸源極/漏極區中的每個納米線。由於預期與高布設密度技術的接觸通孔相比，納米線間距更小，因此需要用接觸條來接觸納米線源極/漏極區；接觸條導致圖案化更複雜，並且一般要求在接觸條和第一金屬層之間插入額外的掩模層。外延合併源極/漏極區是提出的接觸多個納米線的另一種解決方案。然而，由於對表面化學、晶體取向和生長條件極其敏感，外延工藝存在缺陷。例如，就外延生長工藝來說，必須防止柵極上的寄生生長，必須保護器件結構的剩餘部分免於侵略性的外延前清潔， 必須控制外延生長的小面化和方向以最小化寄生電容和電阻，並在不同摻雜的源極面和漏極面上實現相似的生長。實現高密度的載流表面是製造高布設密度納米線FET的另一個挑戰。當減小納米線的直徑以實現更好的靜電性能時，每個納米線的載流表面(或者在塊反轉的情況下，面積)也減小，這意味著需要相互更接近地布置更多的納米線，以獲得相同密度的載流表面或面積。例如，需要以12nm的間距來布置直徑4nm的納米線，以產生與具有相同布設覆蓋區的平面器件相同的有效寬度。增大寬度方向上的布設密度的一種途徑是垂直層疊納米線， 而不是僅僅使用一層納米線。這是環柵器件，比如納米線FET獨有的解決方案。Cho ^Ai "Observation of Single Electron Tunneling and Ballistic in Twin Silicon Nanowire M0SFETS(TSNWFETS)Fabricated by Top-Down CMOS Process", 2006IEEE中公開了一種納米線FET結構，該納米線FET結構包括在水平方向上相互隔開的兩個矽納米線。具體地說，Cho等人公開了一種不利用高級光刻的包含水平隔開的雙納米線的FinFET。Cho等人提供的包含水平隔開的雙納米線的結構的載流密度有限，並且隨著繼續進一步的縮放，利用Cho等人提供的結構會觀察到載流密度的進一步降低。因此，需要一種在增大器件的載流密度的同時，改善器件的接觸方案和可縮放性的納米線FET結構及其製備方法。

發明內容
本發明提供一種具有改進的接觸方案和可縮放性的半導體結構，例如納米線FET 結構。此外，結合這些改進，本發明提供一種載流密度被增大的半導體結構。另外，本發明的結構在結分布方面具有改善的垂直均勻性。因而，本發明的結構的高度(即，層疊的半導體納米線的數目)不受由自上而下式注入來限定源極和漏極結的能力的限制。另外還觀察到與現有的FinFET結構相比，本發明的結構具有減小的柵極-源極/漏極電容，因為在本發明的處理期間，典型地在未摻雜的半導體納米線上形成薄的自限性界面氧化物。在本發明的一個方面，提供一種半導體結構，所述半導體結構包括位於襯底表面上的多個垂直層疊並垂直隔開的半導體納米線(例如，納米線網格)，每個半導體納米線具有兩個末段，其中一個末段連接到源極區，而另一個末段連接到漏極區。本發明的結構還包含柵極區，所述柵極區包括位於所述多個垂直層疊並垂直隔開的半導體納米線的至少一部分之上的柵絕緣體和柵導體。本發明的結構內的每個源極區和每個漏極區與柵極區自對準。在本發明的另一個方面，提供一種製備上述半導體結構的方法。本發明的方法包括首先在包括交替的半導體材料層和犧牲材料層的圖案化材料疊層上面提供多個圖案化硬掩模。該步驟中使用的圖案化材料疊層的最底層是半導體襯底的頂半導體層。隨後在多個圖案化硬掩模中的每一個的中央部分上形成至少一個虛擬柵極。在形成虛擬柵極之後， 毗鄰所述至少一個虛擬柵極形成犧牲材料層。接著，除去所述至少一個虛擬柵極，從而在犧牲材料層中形成中心在所述多個圖案化硬掩模的中央部分上的溝槽，所述溝槽把納米線溝道區與源極區和漏極區區分開。在除去虛擬柵極之後，利用所述多個圖案化硬掩模作為蝕刻掩模來蝕刻溝槽內的圖案化材料疊層，以便在溝槽內形成多個鰭片。接著，在溝槽內，除去多個圖案化硬掩模和每個犧牲材料層，從而形成多個垂直層疊並垂直隔開的半導體納米線。隨後至少利用柵極區來填充溝槽。


圖1是圖解說明可用在本發明中的初始結構的圖形表示(通過3D視圖)，所述初始結構包括襯底的埋入絕緣層上面的至少一個圖案化材料疊層，所述圖案化材料疊層包括交替的半導體材料層和犧牲材料層。
圖2是圖解說明在至少一個圖案化材料疊層上面形成多個圖案化硬掩膜之後，圖 1的初始結構的圖形表示(通過3D視圖)。圖3是圖解說明在多個圖案化硬掩模的每一個的中央部分上方形成虛擬柵極之後，圖2的結構的圖形表示(通過3D視圖)。圖4是圖解說明在形成與所述虛擬柵極相鄰的犧牲材料層和平面化之後，圖3的結構的圖形表示(通過3D視圖)；所述平面化形成環繞虛擬柵極的犧牲材料層。圖5是圖解說明在除去虛擬柵極，從而在先前環繞虛擬柵極的犧牲材料層之間形成溝槽之後，圖4的結構的圖形表示(通過3D視圖)。圖6是圖解說明在包括交替的半導體材料層和犧牲材料層的至少一個圖案化材料疊層中蝕刻出多個鰭片之後，圖5的結構的圖形表示(通過3D視圖)。圖7是圖解說明在從置於溝槽中的每個鰭片上面的每個圖案化硬掩模中除去上層之後，圖6的結構的圖形表示(通過3D視圖)。圖8是圖解說明在溝槽內形成隔片之後，圖7的結構的圖形表示(通過3D視圖)。圖9是圖解說明在從鰭片中除去各犧牲材料層以在溝槽中形成多個垂直層疊並垂直隔開的半導體納米線之後，圖8的結構的圖形表示(通過3D視圖)。圖IOA是圖解說明在溝槽內並至少在多個垂直層疊並垂直隔開的半導體納米線上形成柵極區之後，圖9的結構的圖形表示(通過3D視圖)；圖IOB是圖IOA中所示結構的沿線A-A的截面視圖，圖IOC是圖IOA中所示結構的沿線B-B的截面視圖。
具體實施例方式下面參考本申請附帶的下述說明和附圖，更詳細地說明本發明，本發明提供一種半導體結構及製備這種半導體結構的方法，所述半導體結構包括垂直層疊並垂直隔開的半導體納米線(例如，納米線網格)。注意，本申請的附圖只是用於舉例說明，因而，附圖未按比例繪製。在下面的說明中，陳述了眾多的具體細節，比如特定的結構、組件、材料、尺寸、處理步驟和技術，以便透徹地理解本發明。然而，本領域的技術人員會認識到可在沒有這些具體細節的情況下實踐本發明。在其它情況下，為了避免模糊本發明，未詳細說明公知的結構或處理步驟。另外要明白，當諸如層、區域或襯底之類的元件被稱為在另一個元件上或之上時，它可以直接在另一元件上，或者也可存在居間元件。相反，如果某一元件被稱為直接在另一個元件上或之上，那麼不存在居間元件。另外要明白，當某一元件被稱為與另一個元素 「連接」或「耦接」時，它可以直接與另一元件連接或耦接，或者可以存在居間元件。相反，如果某一元件被稱為與另一個元素「直接連接」或「直接耦接」，那麼不存在居間元件。現在參見本申請的圖1-10，圖1-10是描述本申請的基本處理流程的圖形表示。在下面的說明和附圖中，出於舉例說明的目的，示出了一個虛擬柵極。儘管示出了單個虛擬柵極，然而本發明的方法可用於在襯底上面形成多個虛擬柵極，這最終將提供多個納米線 FET。本發明的處理從首先提供圖1中所示的初始結構10開始。具體地說，圖1示出初始結構10，初始結構10包括絕緣體上半導體(SOI)襯底12的已處理部分，包括埋入絕緣層12A和頂半導體層12B ；為了清楚起見，未示出SOI襯底12的位於埋入絕緣層12A之下的底半導體層。另外如圖所示，頂半導體層12B代表圖案化材料疊層14的最底層，所述圖案化材料疊層14包括多個垂直層疊的半導體層，所述多個半導體層被多個犧牲材料層，比如摻雜的SiGe合金垂直隔開。在圖1中，圖案化材料疊層14的附加半導體材料層被指定為15，而犧牲材料層被指定為15'。如上所述，圖案化疊層的最底層由SOI襯底12的頂半導體層12B構成。初始結構10還包括焊盤棧，所述焊盤棧從下而上包括位於圖案化材料疊層14上面的第一硬掩模16和第二硬掩模18。另外示出了位於隔離溝槽內的氮化物襯墊19，所述隔離溝槽形成到第一硬掩模16和包括頂半導體層12B的圖案化材料疊層14的全部各層中。 注意，溝槽底部止於埋入絕緣層12A的上表面。通過首先提供包括底半導體層(未具體示出)、埋入絕緣層12A和頂半導體層12B 的絕緣體上半導體(SOI)襯底12，來形成圖1中所示的初始結構10。SOI襯底12的頂半導體層12B可包括任意半導體材料，例如包括Si、SiGe, SiGeC, SiC、Ge合金、GaAs, InAs, InP和其它III/V和II/VI化合物半導體。一般來說，SOI襯底12的頂半導體層12B是包括Si、SiGe, SiGeC和SiC之一的含Si半導體材料。更一般地，SOI襯底12的頂半導體層 12B由矽構成。底半導體層也可包含任意上述半導體材料，特別優選矽。SOI襯底12的頂半導體層12B是厚度典型地小於IOOnm的薄層，可從市場獲得的 SOI襯底具有厚度典型地從30nm到90nm的頂半導體層。對這種結構來說，期望的起始厚度範圍典型地將低於20歷，可能在5nm IOnm之間。能夠通過較厚的SOI襯底的氧化變薄或者通過化學機械平面化(CMP)和研磨，來實現該目標厚度。SOI襯底12的埋入絕緣層12A可由晶體或非晶體氧化物、氮化物、氮氧化物或者它們的任意組合構成，包括這種絕緣體的多層疊層。典型地，埋入絕緣層12A由二氧化矽構成。埋入絕緣層12A的厚度典型地為50nm 200nm，更典型的是厚度為IOOnm 150nm。埋入絕緣層12A可以是頂半導體層和底半導體層之間的連續層，或者可由多層構成。SOI襯底12是利用本領域技術人員已知的常規處理形成的。例如，可利用壓焊工藝或被稱為SIMOX(氧離子注入隔離)的工藝來製造SOI襯底。如果需要，可以使用上面提及的變薄方法之一來變薄頂半導體層12B，使得頂半導體層12B的最終厚度在上面提及的厚度範圍內。在提供包括頂部的含矽層12B的SOI襯底12之後，在SOI襯底12的頂半導體層 12B之上形成交替的犧牲材料層15'和半導體材料層15。形成的每個犧牲材料層15'可包含晶體材料，所述晶體材料包括例如SiGe0該層可選地可被摻雜，從而形成例如η+或P+ 摻雜SiGe0 P和As是可以採用的η型摻雜劑的例子，而B是可以採用的ρ型摻雜劑的例子。犧牲材料層15'的摻雜劑濃度典型地為IO19原子/立方釐米 原子/立方釐米； 這些層中的摻雜劑濃度的目標典型地是在保持結晶度的同時儘可能地高。可以原位(即， 在沉積各犧牲材料層期間)或者異位(在沉積各犧牲材料層之後)進行摻雜，CMOS需要異位摻雜，因為將在最終分別期望nFET和pFET的地方需要η型和ρ型摻雜區。利用外延生長工藝來沉積形成的每個犧牲材料層15'。因而，犧牲材料15'應當是單晶，並具有與層 12Β和15接近的晶體尺寸。典型地，每個犧牲材料層的厚度為5nm 20nm;為了使寄生電容最小化，該厚度應儘可能地小，同時仍然留出足夠把兩層柵絕緣體和一層柵導體放入一旦以後在處理中除去犧牲層而形成的間隙中的空間。
形成的每個半導體材料層15可包含與SOI襯底12的頂半導體層12B相同或不同的半導體材料。典型地，形成的每個半導體材料層15由含Si半導體構成，特別優選Si。形成的每個含Si材料層15是利用外延生長工藝沉積的。因而，每個半導體材料層也是單晶。 形成的每個半導體材料層15的厚度一般為5nm 20nm，考慮到均勻的FET特性，優選與層 12B的厚度相似的厚度。在低於80(TC進行用於形成每個半導體層和每個犧牲材料層的外延生長工藝，更優選的是低於650°C的溫度。可在不破壞每個生長層之間的真空的情況下形成生長工藝，或者可在每一層的生長之間破壞真空，從而能夠實現額外的工藝，比如CMOS的犧牲層的異位摻雜。優選地，在交替的犧牲材料層和半導體材料層的生長期間，不破壞真空。不管在層15 和15'的生長期間真空是否被破壞，在每個連續的層形成之間，典型地都要進行淨化步驟。形成每個層15和15'時採用的生長壓力應低於100託，更優選的是生長壓力低於 50託。注意，由於上面提及的處理步驟，每一層15都具有低於或等於約5%的高度變化。 層12B的高度變化將取決於SOI襯底和使用的變薄方法，但應當能夠保持在2nm或者低於 2nm。另外注意，層12B和15的每一個的高度變化將提供也具有相同的高度變化的半導體納米線。還要注意，每個犧牲材料層的厚度決定了每個垂直隔開的半導體納米線(將隨後形成)將被隔開的距離。在SOI襯底12的頂半導體層12B上面形成的犧牲材料層15'和半導體材料層15 的數量可變化。注意，頂半導體層12B、多個犧牲材料層15'和多個半導體材料層15的組合形成了將用於限定半導體納米線在Z方向上的位置的材料疊層。在形成交替的犧牲材料層和半導體材料層之後，在最上面的半導體材料層上面形成第一硬掩模16。應考慮到機械性質和工藝，比如對隔片材料30 (將隨後形成)的蝕刻選擇性、第二硬掩模18(也將隨後形成)和採用的鰭片蝕刻工藝，來選擇第一硬掩模16。在一個實施例中，第一硬掩模16是二氧化矽。可利用常規的沉積工藝，包括(但不限於)化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)、原子層沉積(ALD)和化學溶液沉積來形成第一硬掩膜16。第一硬掩模16的厚度可以根據製備第一硬掩模16的處理技術而變化。然而，第一硬掩模16通常具有5nm 40nm的厚度，更典型的是IOnm 20nm的厚度。在形成第一硬掩模16之後，通過除去第一硬掩模16、交替的犧牲材料層15'和半導體材料層15以及SOI襯底12的頂半導體層12B的非有效區域，形成止於埋入絕緣層 12A的表面的溝槽隔離區(未明確示出)。首先利用光刻和蝕刻來形成溝槽隔離區。光刻步驟包括把光刻膠(未示出)塗在第一硬掩模16上面，使光刻膠曝露於期望的輻射圖案， 例如溝槽輻射圖案，並利用常規的光刻膠顯影劑來顯影曝光的光刻膠。隨後利用包括幹法蝕刻和化學蝕刻之一的蝕刻工藝，把溝槽圖案轉印到至少第一硬掩模16中。當使用幹法蝕刻時，採用反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻和雷射燒蝕之一。當採用化學蝕刻時，採用相對於曝光和顯影的光刻膠，有選擇地蝕刻墊氧化物的化學蝕刻劑。在一些情況下和在把溝槽圖案轉印到第一硬掩模16之後，利用常規的剝離工藝，比如灰化，來剝離曝光和顯影的光刻膠。在其它情況下，在把溝槽圖案轉印到交替的犧牲材料層15'和半導體材料層15以及頂半導體層12B中期間，曝光和顯影的光刻膠保留在結構上。溝槽圖案從圖案化的第一硬掩模16到層15'、15和12B的轉印包括上面提及的蝕刻工藝之一。
在把溝槽圖案限定到第一硬掩模16及層15'、15和12B中之後，利用常規的沉積工藝，比如CVD、PECVD和ALD，至少在溝槽側壁上形成氮化物襯墊19。氮化物襯墊19 一般具有Inm 20nm的厚度，更典型的是Inm 5nm的厚度。隨後，在上面提供的剩餘溝槽區域中，形成溝槽絕緣材料(未示出)，之後對該結構進行常規的平面化處理，包括CMP和研磨之一。溝槽絕緣材料(附圖中未示出)由常規的溝槽絕緣材料構成，包括例如二氧化矽。可利用已知的沉積工藝來形成溝槽絕緣體。例如，可以採用高密度等離子體氧化物沉積工藝，或者利用正矽酸乙酯(TEOS)的沉積。注意在溝槽隔離區的形成期間，第一硬掩模16以及層15'、15和12B被圖案化。 另外注意，這裡把圖案化的層15'、15和12B整體稱為圖案化材料疊層14。隨後，在包括圖案化的第一硬掩模16、氮化物襯墊19和溝槽絕緣材料(未示出) 的結構上面形成第二硬掩模18。應針對與第一硬掩模16、圖案化材料疊層14和隔片材料 30(隨後形成)相比的機械性質和抗蝕刻性，來選擇第二硬掩模18。在本發明的一個實施例中，可以使用氮化矽作為第二硬掩模18。利用常規的沉積工藝，包括上面關於第一硬掩模16提及的沉積工藝，來形成第二硬掩模18。第二硬掩模18的厚度根據用於形成第二硬掩模18的工藝而變化。通常，第二硬掩模18具有5nm 30nm的厚度，更典型的是15nm 20nm的厚度。現在參見圖2，圖2圖解說明了在圖案化和蝕刻圖1中所示的初始結構10以包括多個圖案化硬掩模20之後形成的結構，所述多個圖案化硬掩模20位於圖案化材料疊層14 的最上面的半導體材料層的上面。包括下層的第一硬掩模16和上層的第二硬掩模18的每個圖案化硬掩模20將定義半導體納米線在X方向上的位置。圖案化步驟包括與上面所述類似的光刻步驟，除了在塗覆的光刻膠中形成掩模圖案而不是溝槽圖案，隨後將掩模圖案轉印到第二硬掩模18和硬掩模16的無保護部分中。隨後進行蝕刻，以把圖案從圖案化的光刻膠分別轉印到下面的焊盤層(即層18和 16)中。可利用相同或不同的蝕刻步驟，把圖案首先轉印到第二硬掩模18中，隨後轉印到下面的第一硬掩模16中。在把圖案轉印到第二硬掩模18中之後，或者在把圖案從第二硬掩模18轉印到下面的第一硬掩模16中之後，可以除去圖案化的光刻膠。可以使用常規的灰化工藝從結構中剝離圖案化的光刻膠。可以利用幹法蝕刻(即，反應離子蝕刻、離子束蝕刻、等離子體蝕刻或雷射燒蝕)、溼法化學蝕刻或者它們的任意組合來進行蝕刻。在一些實施例中，用於把圖案轉印到第二硬掩模18和第一硬掩模16中的蝕刻包括幹法蝕刻(即，反應離子蝕刻、離子束蝕刻、等離子體蝕刻或雷射燒蝕)。如圖2中圖解所示，蝕刻工藝止於圖案化材料疊層14的最上面的半導體材料層上。注意可被稱為鰭片掩模的每個圖案化硬掩模20被配置成具有小於200nm，一般在 IOnm和200nm之間的間距，例如每個相鄰的圖案化硬掩模20之間的距離，更典型的是每個相鄰圖案化硬掩模20之間的距離在40nm和50nm之間。為了使布設密度最大化和使寄生電容最小化，應當在圖案化和工藝極限內，使所述間距儘可能地小。為了實現比直接光刻法能夠限定的間距更小的間距，可以使用諸如側壁圖像轉印或雙重圖案化/雙重蝕刻的間距加倍技術。每個圖案化硬掩模20的寬度典型地小於40nm，更一般的是5nm 40nm，更典型的是寬度5nm lOnm。另外注意，每個圖案化硬掩模20的間距和寬度將決定每個鰭片的間距和寬度，從而決定每個半導體納米線的間距和寬度。
在本發明方法的這一點上，可對圖案化材料疊層14的暴露表面進行熱氧化處理， 該熱氧化處理在圖案化材料疊層14的暴露上表面上形成薄的(大約5nm或更小)氧化層 22。在本發明的後續處理步驟內，薄氧化層22起到蝕刻停止層的作用。圖3中示出了作為結果而獲得的包括薄氧化層22的結構。隨後，形成虛擬柵極M，從而提供同樣圖解說明於圖3中的結構。如圖所示，跨越每個圖案化硬掩模20，在中央部分形成虛擬柵極M。與下面的圖案化硬掩模20正交的虛擬柵極M的位置定義了納米線溝道在Y方向上的位置以及柵極的位置。在本發明中採用的虛擬柵極M包含多晶矽或者其它相關的犧牲材料。通過利用常規的沉積工藝，例如包括化學氣相沉積、等離子體增強化學氣相沉積或化學溶液沉積，首先在圖2中所示的結構上面提供覆蓋層，來形成虛擬柵極M。隨後利用光刻和蝕刻來圖案化虛擬柵極材料的覆蓋層， 從而形成如圖3中所示的虛擬柵極M。在本發明方法的這一點上，可選地使用自上而下注入(未示出)，用η型摻雜劑或 P型摻雜劑來摻雜圖案化材料疊層14的上層半導體材料。所述注入的條件為本領域技術人員公知，並根據採用的摻雜劑種的類型而變化。圖4圖解說明了在用犧牲材料層沈填充圖3中所示的結構和平面化之後形成的結構。環繞虛擬柵極M的犧牲材料層沈可包括任何適當的填充材料，比如SW2或者氮化矽。填充步驟包括常規的沉積工藝，例如包括高密度等離子體沉積工藝。平面化步驟包括化學機械拋光(CMP)和/或研磨。注意在餘下的附圖中，為了清楚起見，未示出層22。隨後，如圖5所示，利用化學蝕刻工藝(比如化學分離型或KOH蝕刻)或者反應離子蝕刻，從結構中除去虛擬柵極Μ。該蝕刻工藝止於圖案化硬掩模20和薄的化學氧化層 22。虛擬柵極M的除去在犧牲層材料沈的相鄰部分之間形成溝槽25。溝槽25把溝道區域與隨後將在其中形成源極和漏極(下面稱為源極/漏極)區的區域區分開。注意，在本發明方法的這一點上，隨後將在其中形成源極/漏極區的區域受到犧牲層材料沈保護。在從結構中除去虛擬柵極M之後，利用各向異性地把犧牲材料層沈和圖案化硬掩模20所形成的圖案轉印到圖案化材料疊層14中的蝕刻步驟，除去溝槽25內的圖案化材料疊層14的暴露部分。這種蝕刻的一個例子是反應離子蝕刻工藝。作為結果得到的結構示於圖6中。注意受到圖案化硬掩模20保護的圖案化材料疊層14的剩餘部分構成本發明結構的多個鰭片觀。隨後，可利用與第一硬掩模16和/或半導體材料相比有選擇地除去第二硬掩模18 的蝕刻工藝，在溝槽25內除去任何剩餘的第二硬掩模18 (例如，每個圖案化硬掩模20的上部)。然而理想地，第二硬掩模18的厚度應被選擇成使得第二硬掩模18主要在先前的鰭片蝕刻期間被消耗掉，從而此時在結構上不應留下大量的第二硬掩模18。作為結果獲得的結構示於圖7中。注意在本發明的方法的這一點上，圖案化硬掩模20的第一硬掩模16保留在每個鰭片觀上。在從溝槽25內除去圖案化硬掩模20的第二硬掩模18之後，如圖8中所示，可選地利用沉積和蝕刻來形成隔片30。隔片30可包括任何絕緣材料，例如包括氮化物、氮氧化物和/或氧化物。在本發明的一個實施例中，隔片30由氮化物和/或氮氧化物構成。一般利用規定較大過蝕刻的條件來進行用於形成隔片30的蝕刻處理，使得在每個鰭片觀的暴露側壁上不殘存隔片材料。即，隔片30完全覆蓋溝槽25的側壁，並完全不存在於每個鰭片觀上。過蝕刻的量取決於鰭片觀的高度，並預期遠遠大於從平面區域除去隔片材料所需的時間，約為100 300%或者更大。隔片降低了柵極和源極/漏極接合焊盤之間的寄生電容，然而對本發明的納米線FET的開關能力來說並不是必不可少的。在形成隔片30之後，有選擇地從每個鰭片觀中除去每個犧牲材料15『層，以釋放半導體材料層，例如層12B和15。這裡，把釋放的半導體材料層，例如12B和15稱為半導體納米線32。溝槽25內的每個單獨的半導體納米線32代表本發明結構的一個溝道，例如， 半導體納米線溝道。作為結果獲得的包括現在釋放的半導體納米線32的結構示於圖9中。 注意，圖9中所示的結構包括位於溝槽25內的多個垂直層疊並隔開的半導體納米線32，例如，納米線網格。在一些實施例中，以化學方式利用蝕刻劑從每個鰭片觀中除去各犧牲材料層 15'，所述蝕刻劑利用了犧牲材料層15'的與半導體材料層15和12B相比更低的氧化電位。這種蝕刻劑的例子包括(但不限於)HF H2O2 CH3COOHmi 2 3混合物，或者 H2SO4和H2A的混合物。在本發明的其它實施例中，可利用幹法蝕刻工藝，比如化等離子體蝕刻或通常用於蝕刻的等離子體化學，從每個鰭片觀中有選擇地除去犧牲材料層15'。注意在犧牲材料15'在被除去之前在鰭片觀中所處位置處的源極/漏極區側壁上並不形成隔片。為了降低這些點處的柵極和源極/漏極接合焊盤之間的寄生電容，可在暴露的犧牲材料15'上有選擇地形成隔片。例如，在摻雜的SiGe犧牲材料15'和未摻雜的Si納米線32的情況下，可以使用低溫氧化工藝，比如650°C下的高壓氧化(10個大氣壓) 來有選擇地氧化暴露的SiGe。這種特殊工藝對25%摻雜的SiGe的氧化速率比Si對照物增加了 70倍，從而允許在源極/漏極接合焊盤上形成氧化物隔片，而不氧化納米線溝道。在本發明的這一點上，可以進行固態源擴散退火，以用來自剩餘的犧牲材料層 15'的摻雜劑來摻雜溝槽25之外，例如源極/漏極區內的每個剩餘半導體材料層，例如層 12B和15。這種退火也可用於在把摻雜劑從剩餘的犧牲材料層15'向外擴散到存在於溝槽25之外的剩餘半導體材料層，例如層12B和15中之後，活化該摻雜劑。另一方面，一旦使摻雜劑擴散到層12B和15中，就可以使用高溫非擴散退火，比如雷射退火或快速退火來活化該摻雜劑。當採用固態源擴散退火時，在800°C或更高的溫度，更典型的是在850°C 1150°C 的溫度下進行固態源擴散退火。最好在包括氦、氬、氖、氙和氪之一的惰性環境中進行這種退火。在溝槽25之外形成的半導體擴散區示於圖IOA中。具體地，一些擴散區可被用作源極區36A，而其它擴散區是漏極區36B ；也可在兩個器件之間共享一個區域，該區域充當一個PET的源極區和另一個PET的漏極區。如圖IOA中所示，每個垂直層疊並垂直隔開的半導體納米線32，例如，納米線溝道的一個末段連接到源極區36A，每個垂直層疊並垂直隔開的半導體納米線32的另一末段連接到漏極區36B。這樣，每個半導體線及對應的源極區和漏極區具有整體的結構，並且沒有任何材料界面位於它們之間。注意，可在此時進行上面說明的暴露材料15'的差別化學氧化，而不是在固態源擴散和/或活化退火之前進行所述差別化學氧化。在本發明方法的這一點上，可利用常規的沉積工藝或熱生長工藝在溝槽25中形成柵絕緣體(圖中未具體示出)。柵絕緣體可以是低k柵絕緣體，S卩，介電常數比二氧化矽小的絕緣材料；二氧化矽；或者高k柵絕緣體，即，介電常數比二氧化矽大的絕緣材料。柵絕緣體典型地位於半導體納米線32和隨後形成的柵極材料之間。隨後，通過用柵極材料填充溝槽25，在每個半導體納米線32之上形成置換柵極， 即，柵導體34。一旦柵極材料被填充到溝槽25中，就利用犧牲材料層沈作為蝕刻終止，使用平面化，比如化學機械拋光來平面化柵極。適當的柵極材料包括(但不限於)一層或多層諸如多晶矽、矽鍺、基本金屬、基本金屬的合金、金屬氮化物和/或金屬矽化物的材料。包括上面提及的柵絕緣體和柵導體的柵極區位於多個垂直層疊並垂直隔開的半導體納米線32的至少一部分之上。仍然受到犧牲材料層沈保護的源極區36A和漏極區 36B與柵極區自對準。在形成柵極區之後，對結構進行平面化處理，平面化處理止於先前在每個溝槽中形成的隔片30的上表面。注意隔片30位於每個垂直層疊並垂直隔開的半導體納米線32 之間，並且隔片30置於本發明結構的柵極區和源極區36A以及漏極區36B之間。這減小了寄生電容。在一些實施例中(未示出)，可利用選擇性蝕刻工藝從結構中除去犧牲材料層沈， 並且可以進行傳統的微細加工工藝，比如矽化物形成、接觸通孔形成和多層金屬布線的金屬化。另一方面，可以在虛擬柵極M的圖案化之後，但是在除去犧牲材料層沈之前進行源極/漏極接合焊盤的矽化。然而，這將需要能夠抵抗摻雜劑活化退火的熱預算的矽化材料。在圖IOA中所示的本發明的結構中觀察到獲得增大的溝道寬度密度，因為所述結構包括垂直層疊並垂直隔開的半導體納米線32。垂直層疊並隔開的排列產生圖IOB中所示的導電錶面50。另外觀察到能夠實現緊密的柵極間距，因為柵極-接合焊盤結構是自對準的，如圖IOC中所示。甚至觀察到上面說明的利用固態源摻雜的本發明的處理能夠實現與利用自上而下式注入製備的FinFET結構相比垂直均勻性更好的結分布。因而，本發明的器件的高度 (即，層疊的半導體納米線的數量)不受到由自上而下式注入來限定源極和漏極結的能力的限制。另外還觀察到與現有的FinFET結構相比，本發明的結構具有減小的柵極-源極/ 漏極電容，因為在本發明的處理期間，在未摻雜的半導體納米線上形成薄的自限性界面氧化物。儘管關於本發明的優選實施例，具體表示和說明了本發明，然而，本領域的技術人員明白，可以做出形式和細節方面的上述及其它變化，而不脫離本發明的精神和範圍。於是，本發明並不局限於所描述和舉例說明的具體形式和細節，相反，本發明的範圍由附加權利要求限定。
權利要求
1.一種半導體結構，包括位於襯底表面上的多個垂直層疊並垂直隔開的半導體納米線，每個半導體納米線具有兩個末段，其中一個末段連接到源極區，而另一個末段連接到漏極區；和柵極區，所述柵極區包括所述多個垂直層疊並垂直隔開的半導體納米線的至少一部分之上的柵絕緣體和柵導體，其中，每個源極區和每個漏極區與柵極區自對準。
2.按照權利要求1所述的半導體結構，其中，每個所述半導體納米線具有小於200nm的間距和小於40nm的寬度。
3.按照權利要求1所述的半導體結構，其中，每個所述半導體納米線包含含Si半導體材料。
4.按照權利要求1所述的半導體結構，其中，每個所述半導體納米線具有小於或等於 5%的高度變化。
5.按照權利要求1所述的半導體結構，還包括位於每個垂直層疊並垂直隔開的半導體納米線之間以及柵極區和源極區及漏極區之間的隔片。
6.按照權利要求1所述的半導體結構，其中，每個垂直隔開的半導體納米線間隔小於 200nm的距離。
7.按照權利要求1所述的半導體結構，還包括位於每個半導體納米線上的界面氧化層，所述界面氧化層具有小於5nm的厚度。
8.按照權利要求1所述的半導體結構，其中，犧牲材料層位於源極區和漏極區上面並且環繞柵極區，所述犧牲材料層具有與柵極區的上表面共面的上表面。
9.按照權利要求1所述的半導體結構，其中納米線由矽形成並位於絕緣體上半導體襯底的埋入絕緣層的表面上；每個所述納米線具有小於200nm的間距，小於40nm的寬度，和小於或等於5%的高度變化；以及犧牲材料層位於源極區和漏極區上面並且環繞柵極區，所述犧牲材料層具有與柵極區的上表面共面的上表面。
10.按照權利要求9所述的半導體結構，其中，每個垂直隔開的矽納米線間隔小於 200nm的距離。
11.按照權利要求9所述的半導體結構，還包括位於每個矽納米線上的界面氧化層，所述界面氧化層具有小於5nm的厚度。
12.按照權利要求9所述的半導體結構，還包括位於每個垂直層疊並隔開的矽納米線之間以及柵極區和每個源極區及每個漏極區之間的隔片。
13.一種形成半導體結構的方法，包括在包括交替的半導體材料層和犧牲材料層的圖案化材料疊層上面提供多個圖案化硬掩模，其中，所述圖案化材料疊層的最底層是半導體襯底的頂半導體層；在多個圖案化硬掩模中的每一個的中央部分之上形成至少一個虛擬柵極；毗鄰所述至少一個虛擬柵極形成犧牲材料層；除去所述至少一個虛擬柵極，從而在犧牲材料層中形成至少一個溝槽，每個溝槽的中心在所述多個圖案化硬掩模的中央部分之上，所述溝槽把鰭片區與源極區和漏極區區分開；利用所述多個圖案化硬掩模作為蝕刻掩模，在圖案化材料疊層中蝕刻出所述至少一個溝槽內的多個鰭片；在所述至少一個溝槽內除去多個圖案化硬掩模和每個犧牲材料層，從而在所述至少一個溝槽內形成多個垂直層疊並垂直隔開的半導體納米線；以及至少利用柵極區來填充所述至少一個溝槽。
14.按照權利要求13所述的方法，其中，所述半導體襯底是絕緣體上半導體，以及所述圖案化材料疊層的所述最底層位於埋入絕緣層上。
15.按照權利要求13所述的方法，其中，通過外延生長工藝來形成除所述頂半導體層之外的所述交替的犧牲材料層和半導體材料層，所述外延生長工藝是在低於800°C的溫度和低於100託的壓力下進行的。
16.按照權利要求15所述的方法，其中，每個所述犧牲材料層都是在所述外延生長工藝期間原位摻雜的半導體材料。
17.按照權利要求13所述的方法，還包括在所述在所述至少一個溝槽內除去多個圖案化硬掩模和除去每個犧牲材料層之間，在所述至少一個溝槽內形成隔片，所述隔片是通過沉積和蝕刻形成的，以及所述蝕刻是利用較大的過蝕刻進行的，使得在每個鰭片的側壁上不殘存隔片材料。
18.按照權利要求13所述的方法，其中，所述除去每個犧牲材料層是以化學方式利用蝕刻劑來進行的，所述蝕刻劑利用了犧牲材料層的與半導體材料層相比更低的氧化電位。
19.按照權利要求13所述的方法，其中，所述除去每個犧牲材料層是利用等離子體蝕刻工藝來進行的。
20.按照權利要求13所述的方法，其中，所述除去每個犧牲材料層是利用在低於750°C 的溫度下進行的溼法或幹法氧化工藝進行的。
21.按照權利要求13所述的方法，還包括在所述在所述至少一個溝槽內除去多個圖案化硬掩模和每個犧牲材料層和所述至少利用柵極區來填充所述至少一個溝槽之間，進行固態源擴散退火，所述固態源擴散退火在所述至少一個溝槽之外的所述半導體材料層中形成源極區和漏極區。
22.按照權利要求21所述的方法，其中，在800°C或更高的溫度下，在惰性環境中進行所述固態源擴散退火。
23.按照權利要求13所述的方法，還包括在所述在所述至少一個溝槽內除去多個圖案化硬掩模和每個犧牲材料層和至少利用柵極區來填充所述至少一個溝槽之間，進行差別化學氧化處理，以在所述半導體納米線上至少形成界面氧化物。
24.按照權利要求23所述的方法，其中，所述差別化學氧化處理是在含氧環境中進行的。
25.按照權利要求13所述的方法，其中，每個半導體納米線具有小於200nm的間距和小於40nm的寬度。
全文摘要
提供了一種半導體結構，包括位於襯底表面上的多個垂直層疊並垂直隔開的半導體納米線(例如，半導體納米線網格)，每個垂直層疊並垂直隔開的半導體納米線的一個末段連接到源極區，每個垂直層疊並垂直隔開的半導體納米線的另一個末段連接到漏極區。包括柵絕緣體和柵導體的柵極區毗鄰所述多個垂直層疊並垂直隔開的半導體納米線，以及源極區和漏極區與柵極區自對準。
文檔編號H01L29/06GK102301480SQ200980155450
公開日2011年12月28日 申請日期2009年12月11日 優先權日2009年2月17日
發明者J·張, J·斯萊特, M·吉龍, P·張, S·比戴爾 申請人:國際商業機器公司