一種高速並行接口電路的製作方法
2023-11-12 05:07:02 1
專利名稱：一種高速並行接口電路的製作方法
一種高速並行接口電路技術領域
本發明屬於數字通信領域，尤其涉及一種高速並行接口電路。
技術背景
隨著數字通信業務的蓬勃發展導致通信系統對傳輸帶寬提出了更高的挑戰，例如 10(ibpS高速並行接口在光纖通信、數據交換、網絡通信等方面有著廣泛的應用。高速並行傳輸的瓶頸之一是對數據的有效恢復，數據恢復中主要存在兩個問題一是當單線傳輸速率越來越快時，相應的每位數據所佔的時間窗口不斷減小，導致時鐘很難在數據的有效窗口準確採樣；二是由於並行傳輸的各條數據路徑延遲不同，導致接收端無法有效的同步接收並行傳輸的各路數據。
在現有技術中，高速數據傳輸主要採用時鐘數據恢復的方式進行，即從高速傳輸的數據流中提取出時鐘信息，再用提取出的時鐘來對數據流進行採樣，保證時鐘採樣沿落在有效的採樣窗口內。時鐘數據恢復電路主要由邊沿檢測器、頻率捕獲器、相位跟蹤器和時鐘恢復器組成，首先通過邊沿檢測器檢測數據沿的跳變提取相位信息，然後通過相位提取電路的自振蕩調整時鐘的相位，最後通過時鐘恢復器以監視和調整相位提取電路輸出的時鐘頻率，其中時鐘恢復器由高頻參考時鐘振蕩源、濾波器、鑑相器和分頻器構成，這些都是設計較複雜、對精度要求極高的模擬電路，對集成電路的生產工藝也有特殊的要求，且時鐘數據恢復電路對於突發的數據信號，其大相位的抖動容易導致鎖相環失鎖，鎖相環鎖定時間較長，往往不能滿足快速同步要求。發明內容
本發明的目的在於提供一種高速並行接口電路，旨在解決上述背景技術中存在的問題。
本發明的目的是這樣實現的 一種高速並行接口電路，包括 接收數據並整形的LVDS接收模塊；與LVDS接收模塊連接，在採樣時鐘下對LVDS接收模塊輸出的數據進行採樣並轉換為並行數據的採樣轉換模塊；與採樣轉換模塊連接，為採樣轉換模塊提供採樣時鐘，並根據採樣轉換模塊輸出的數據調整採樣時鐘至最佳採樣點的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。
所述採樣轉換模塊包括在同個採樣時鐘下分別在LVDS接收模塊輸出的數據的上升沿和下降沿進行採樣並存儲的上升沿採樣單元和下降沿採樣單元；以及與上升沿採樣單元和下降沿採樣單元連接，將上升沿採樣單元和下降沿採樣單元輸出的採樣數據組合成並行數據的採樣組合單元。
所述位同步模塊包括產生η個相位的採樣時鐘的DLL鎖相環，所述η為大於1的整數； 與DLL鎖相環連接，從所述η個相位時鐘中選擇一個作為採樣轉換模塊的採樣時鐘的多路選擇器；以及與採樣轉換模塊和多路選擇器連接，根據採樣轉換模塊輸出的數據與預設的基準數據的比較結果，控制多路選擇器相應地調整輸出的相位時鐘，直至輸出的相位時鐘為最佳採樣點的採樣時鐘調整模塊。
所述DLL鎖相環基於源同步時鐘信號產生η個相位的採樣時鐘。
所述η 為 16。
所述採樣時鐘調整模塊檢測接收數據的跳變沿，在數據發生跳變沿時，控制多路選擇器以每次1/η的精度調整輸出的採樣時鐘的相位，並計算接收數據變化至中間沿的移相次數coimterl和接收數據變化至左邊沿的移相次數coimterf，以及計算並存儲採樣時鐘移相位(COimterl+COimterf)/2 ；所述多路選擇器根據所述採樣時鐘移相位輸出最佳採樣點。
所述字同步模塊包括移位計算單元和異步FIFO單元，所述移位計算單元用於在訓練階段基於預設的同步字對接收到的非同步字數據進行移位調整，計算並存儲移位數， 以及在正常數據傳輸階段按照所存移位數對數據進行移位，並將移位調整後的數據寫入異步FIFO單元。
所述移位計算單元還用於在完成移位並計算出移位數後產生WrdRdy信號；對所述異步FIFO單元的讀信號在各通道的移位計算單元均已產生WrdRdy信號，並且所有的 WrdRdy信號均有效時有效。
所述對各通道的fedRdy信號進行邏輯與處理得到AllRdy信號，當AllRdy有效且同步字到來時將數據存入所述異步FIFO單元中；對於所述異步FIFO單元的讀信號在 AllRdy有效至少一個時鐘周期後有效。
本發明的突出優點是本發明採用純數字的採樣時鐘相位調整和字調整方式對源同步數據進行準確採樣和恢復，通過對訓練數據採樣時鐘相位的計算反饋輸出到採樣時鐘的多路選擇器來改變採樣時鐘的相位，從而使時鐘採樣發生在數據有效窗口的中央，並且能夠不受外界溫度、溼度、幹擾等的影響。
圖1是本發明實施例提供的高速並行接口電路的結構圖；圖2是本發明實施例提供的高速並行接口電路中採樣轉換模塊的結構圖； 圖3是本發明實施例提供的高速並行接口電路中位同步模塊的結構4是本發明實施例提供的高速並行接口電路中字同步模塊的結構圖。
具體實施方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。
高速並行數據的傳輸由多個通道組成，在本發明實施例中，各通道的高速並行接口電路結構如圖1所示。每一個單通道(並行數據中的一位數據路徑)包括位同步和字同步兩個部分。
位同步部分包括依次電性連接的低電壓差分信號(LVDQ接收模塊1、採樣轉換模塊2和位同步模塊3。LVDS接收模塊1接收各通道中的數據並進行整形後輸出，採樣轉換模塊2在採樣時鐘下對接收的數據進行採樣並轉換為並行數據，位同步模塊3為採樣轉換模塊2提供採樣時鐘，對接收的數據進行恢復，並根據接收的數據調整採樣時鐘至最佳採樣點，字同步模塊4通過對接收到的數據進行移位調整，使各個通道數據的字對齊。
在高速並行接口正常工作時，發送端將先發送預設的一定系列的訓練序列，以供接收端完成初始的位同步和字同步處理。
圖2示出了本發明實施例提供的上述採樣轉換模塊2的結構，包括上升沿採樣單元21、下降沿採樣單元22和採樣組合單元23。
LVDS接收模塊1輸出的數據將同時輸入至上升沿採樣單元21和下降沿採樣單元 22。上升沿採樣單元21和下降沿採樣單元22在同個採樣時鐘下分別在數據的上升沿和下降沿進行採樣並存儲，本發明實施例中，每個採樣時鐘下，上升沿採樣單元21和下降沿採樣單元22分別採樣2位數據(分2個時鐘周期完成)，由採樣組合單元23對這4位採樣數據進行組合，通過順序調整合成4位並行數據，以便於降低內部數據處理的時鐘，還便於其後的位同步處理與訓練序列的字同步處理。本發明實施例無需特殊的雙沿採集寄存器就能實現輸入的串行數據到並行數據的轉換。
圖3示出了本發明實施例提供的上述位同步模塊3的結構，包括DLL鎖相環31、多相位時鐘無毛刺切換的多路選擇器32和採樣時鐘調整模塊33。
在本發明實施例中，DLL鎖相環31基於LVDS接收模塊1輸出的源同步時鐘(即發送數據端發出的隨路時鐘)信號產生η (η為大於1的整數，例如η為8、16等)個相位的採樣時鐘，多路選擇器32從該η個相位時鐘中選擇一個作為採樣轉換模塊2的採樣時鐘。 採樣時鐘調整模塊33將採樣組合單元23輸出的並行數據恢復出原始數據，並根據接收數據與預設的基準數據的比較結果，輸出相應的相位調整信號，多路選擇器32則根據該相位調整信號調整輸出的相位時鐘，直至輸出的相位時鐘為最佳採樣點，即將時鐘的上升沿與下降沿調整到數據採樣窗口的中央，採樣時鐘調整模塊33將計算並存儲相位調整的數據。 所述最佳採樣點，在本發明實施例中，即為上述η個相位採樣時鐘中的最佳採樣時鐘，通常處於兩個相鄰發生跳變沿的數據對應的採樣時鐘的中間的時鐘可以認為是最佳採樣點。
作為本發明的一個實施例，訓練數據以「0000_0000_0000_0000_0011_1111_1111_ 1111_1111」為一組由發送端進行多次發送，以「0011」為基準數據，當接收的數據為非基準數據時，採樣時鐘調整模塊33根據其與基準數據比較的結果，發送相應的加/減相位的控制信號至多路選擇器32，例如接收的數據為「0001」，則採樣時鐘調整模塊33發送減相位的控制信號。更進一步，採樣時鐘調整模塊33還可以根據將接收數據移位至基準數據的移位數，控制多路選擇器32加/減相應位數的相位，多路選擇器32調整相位的最小精度是1/η。
在本發明的另一個實施例中，採樣時鐘調整模塊33通過檢測接收數據電平的跳變沿，例如可通過對4位數據進行兩兩相鄰位的異或來檢測，如以「0001」為例，通過異或將得到右邊沿「001」，當接收數據發生跳變沿時，採樣時鐘調整模塊33將發送觸發信號給多路選擇器32，由多路選擇器32每次對採樣時鐘相位加/減1/n，直到採樣時鐘調整模塊33 接收的數據沿變化為中間沿「010」(即「0011」的異或值)，此時採樣時鐘調整模塊33計算出移相次數coimterl (即從「001」到「010」的移相次數)，並繼續控制多路選擇器32進行相位調整，直到採樣時鐘調整模塊33接收的數據沿變化為左邊沿「100」，此時採樣時鐘調整模塊33再次計算出移相次數counted (即從「001」到「100」的移相次數)，最終計算出採樣時鐘移相位(counterl+coimterf)/〗並存儲，在正常數據傳輸時，採樣時鐘調整模塊 33將根據該採樣時鐘移相位控制多路選擇器32輸出最佳相位的採樣時鐘。在上述相位調整的過程中，採樣時鐘調整模塊33對接收的數據恢復後將實時地輸出給字同步模塊4。
每個通道數據恢復完成後給出BitRdy信號，控制字同步模塊4可以對數據進行同步處理。所述字同步模塊4的結構如圖4所示，包括移位計算單元41和基於流處理的異步 FIFO 單元 42。
字同步同樣會用到訓練數據的跳變沿，例如，訓練序列為「0000_0000_0000_0000_ 0011_1111_1111_1111_1111」，且以「0011」為同步字，移位計算單元41基於預設的同步字對接收到的非同步字數據進行移位調整，計算並存儲所移的位數，並將移位調整後的數據寫入異步FIFO單元42。例如，當接收到並行數據是「0001」，則移位計算單元41將數據左移一位。移位計算單元41完成移位並計算出移位數後將產生WrdRdy信號，當每個通道的移位計算單元41均產生了 WrdRdy信號，並且所有的fedRdy信號均有效時，將觸發接收端的控制單元讀取各通道的異步FIFO單元42中的數據。作為本發明的一個優選實施例，將對各通道產生的WrdRdy信號進行邏輯與處理得到AllRdy信號，當AllRdy有效且同步字到來時將數據存入到異步FIFO單元42中，對於異步FIFO單元42的讀信號則最好在AllRdy 有效至少一個時鐘周期後有效。在訓練完成後，正常數據傳輸時，移位計算單元41將根據訓練時計算所得的移位數對接收的數據進行移位調整。
上述訓練序列數據、基準數據、同步字以及移位操作可以任意設計，不受上述所限。
本發明採用純數字的採樣時鐘相位調整和字調整方式對源同步數據進行準確採樣和恢復，通過對訓練數據採樣時鐘相位的計算反饋輸出到採樣時鐘的多路選擇器來改變採樣時鐘的相位，從而使時鐘採樣發生在數據有效窗口的中央，並且能夠不受外界溫度、溼度、幹擾等的影響，然後再通過字調整使並行數據總線上的數據同步。本發明不依賴於具體的集成電路生產工藝，所使用的IP核是主流流片廠商的主流工藝上免費提供的，可以相對較低的成本在ASIC晶片上實現高速數據傳輸接口，同時本發明的數據同步只需要較低的等待時間，且能容忍更高的抖動和傳輸延遲。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種高速並行接口電路，其特徵在於，包括接收數據並整形的LVDS接收模塊；與LVDS接收模塊連接，在採樣時鐘下對LVDS接收模塊輸出的數據進行採樣並轉換為並行數據的採樣轉換模塊；與採樣轉換模塊連接，為採樣轉換模塊提供採樣時鐘，並根據採樣轉換模塊輸出的數據調整採樣時鐘至最佳採樣點的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。
2.如權利要求1所述的高速並行接口電路，其特徵在於，所述採樣轉換模塊包括在同個採樣時鐘下分別在LVDS接收模塊輸出的數據的上升沿和下降沿進行採樣並存儲的上升沿採樣單元和下降沿採樣單元；以及與上升沿採樣單元和下降沿採樣單元連接，將上升沿採樣單元和下降沿採樣單元輸出的採樣數據組合成並行數據的採樣組合單元。
3.如權利要求1所述的高速並行接口電路，其特徵在於，所述位同步模塊包括產生η個相位的採樣時鐘的DLL鎖相環，所述η為大於1的整數；與DLL鎖相環連接，從所述η個相位時鐘中選擇一個作為採樣轉換模塊的採樣時鐘的多路選擇器；以及與採樣轉換模塊和多路選擇器連接，根據採樣轉換模塊輸出的數據與預設的基準數據的比較結果，控制多路選擇器相應地調整輸出的相位時鐘，直至輸出的相位時鐘為最佳採樣點的採樣時鐘調整模塊。
4.如權利要求3所述的高速並行接口電路，其特徵在於，所述DLL鎖相環基於源同步時鐘信號產生η個相位的採樣時鐘。
5.如權利要求3所述的高速並行接口電路，其特徵在於，所述η為16。
6.如權利要求3所述的高速並行接口電路，其特徵在於，所述採樣時鐘調整模塊檢測接收數據的跳變沿，在數據發生跳變沿時，控制多路選擇器以每次1/η的精度調整輸出的採樣時鐘的相位，並計算接收數據變化至中間沿的移相次數coimterl和接收數據變化至左邊沿的移相次數c0imter2，以及計算並存儲採樣時鐘移相位(coimterl+coimterf)/2 ； 所述多路選擇器根據所述採樣時鐘移相位輸出最佳採樣點。
7.如權利要求1所述的高速並行接口電路，其特徵在於，所述字同步模塊包括移位計算單元和異步FIFO單元，所述移位計算單元用於在訓練階段基於預設的同步字對接收到的非同步字數據進行移位調整，計算並存儲移位數，以及在正常數據傳輸階段按照所存移位數對數據進行移位，並將移位調整後的數據寫入異步FIFO單元。
8.如權利要求7所述的高速並行接口電路，其特徵在於，所述移位計算單元還用於在完成移位並計算出移位數後產生WrdRdy信號；對所述異步FIFO單元的讀信號在各通道的移位計算單元均已產生fedRdy信號，並且所有的WrdRdy信號均有效時有效。
9.如權利要求8所述的高速並行接口電路，其特徵在於，所述對各通道的WrdRdy信號進行邏輯與處理得到AllRdy信號，當AllRdy有效且同步字到來時將數據存入所述異步 FIFO單元中；對於所述異步FIFO單元的讀信號在AllRdy有效至少一個時鐘周期後有效。
全文摘要
本發明適用於數字通信領域，提供了一種高速並行接口電路，包括接收數據並整形的LVDS接收模塊；與LVDS接收模塊連接，在採樣時鐘下對LVDS接收模塊輸出的數據進行採樣並轉換為並行數據的採樣轉換模塊；與採樣轉換模塊連接，為採樣轉換模塊提供採樣時鐘，並根據採樣轉換模塊輸出的數據調整採樣時鐘至最佳採樣點的位同步模塊；以及與位同步模塊連接，對位同步模塊輸出的數據進行移位調整的字同步模塊。本發明採用純數字的採樣時鐘相位調整和字調整方式對源同步數據進行準確採樣和恢復，通過對訓練數據採樣時鐘相位的計算反饋輸出到採樣時鐘的多路選擇器來改變採樣時鐘的相位，從而使時鐘採樣發生在數據有效窗口的中央。
文檔編號H03K19/0175GK102522981SQ20111044705
公開日2012年6月27日 申請日期2011年12月28日 優先權日2011年12月28日
發明者劉勇, 劉歡, 王智, 章睿 申請人:成都三零嘉微電子有限公司