一種CMOS低功耗邊沿觸發器的製作方法
2024-04-12 23:31:05 1
一種cmos低功耗邊沿觸發器
技術領域
1.本發明涉及觸發器技術領域，具體涉及一種cmos低功耗邊沿觸發器。
背景技術：
2.在典型的系統級晶片(system-on-chip，soc)中，主要由觸發器構成的時序邏輯所消耗的功耗在晶片整體的功耗中佔比較大，有的可以達到60％。同時在soc晶片中觸發器的數據翻轉率卻只有5％-15％。如此低的數據翻轉率導致觸發器消耗的功耗大部分被其內部用來產生雙相位時鐘信號的時鐘反相器所佔據。
3.如圖1所示的傳統觸發器中，由於時鐘反相器的存在，時鐘反相器用於產生反相時鐘信號，ck為時鐘信號，ck經過時鐘反相器not，產生與ck相位相反的反向時鐘信號xck；時鐘信號每改變一次該時鐘反相器內部的p/n mos管的狀態都會改變一次，mos管在導通狀態和截止狀態間切換時會產生較大的功耗，這使得傳統觸發器的功耗較高。
技術實現要素：
4.本發明所要解決的技術問題是傳統觸發器基於時鐘反相器來產生反相時鐘信號，時鐘信號每改變一次該時鐘反相器內部的p/n mos管的狀態都會改變一次，mos管在導通狀態和截止狀態間切換時會產生較大的功耗，這使得傳統觸發器的功耗較高。
5.本發明目的在於提供一種cmos低功耗邊沿觸發器，本發明採用單相位時鐘，沒有傳統觸發器中產生雙相位時鐘信號的時鐘反相器，從而在觸發器數據翻轉率較低時具有更低的功耗。本發明的一種cmos低功耗邊沿觸發器，功耗表現明顯優於傳統觸發器，解決了傳統觸發器功耗較高的問題。
6.本發明通過下述技術方案實現：
7.一種cmos低功耗邊沿觸發器，該觸發器包括第一級主鎖存電路和第二級從鎖存電路，第一級主鎖存電路的輸出端與第二級從鎖存電路的輸入端連接，第二級從鎖存電路的輸出端作為觸發器的輸出；
8.第一級主鎖存電路，用於對輸入信號d進行信號採樣：當時鐘信號cp由高電平轉換為低電平時，將輸入信號d寫入；當時鐘信號cp由低電平轉換為高電平時，結合反相器對輸入信號d進行鎖存；
9.第二級從鎖存電路，用於對第一級主鎖存電路的輸出信號b進行信號保持：當時鐘信號cp由低電平轉換為高電平時，將輸出信號b寫入；當時鐘信號cp由高電平轉換為低電平時，結合反相器對輸出信號b進行鎖存；
10.當時鐘信號cp為低電平時，輸入信號d傳入第一級主鎖存電路的內部節點a和b，此時第二級從鎖存電路的輸出端y維持上一個時鐘狀態的輸出；當時鐘信號cp由低電平轉換為高電平時，第一級主鎖存電路對採樣到的輸入信號d進行鎖存，同時第二級從鎖存電路的輸出端輸出剛剛所採樣到的輸入信號d；當時鐘信號cp由高電平轉換為低電平時，第二級從鎖存電路維持剛剛所採樣的輸入信號d輸出不變，直到下一個時鐘上升沿讀入新的輸入信
號d(即新的被採樣信號)。
11.進一步地，該觸發器還包括第三級輸出驅動電路，第三級輸出驅動電路的輸入端連接第二級從鎖存電路的輸出端，第三級輸出驅動電路的輸出端作為觸發器的輸出；
12.第三級輸出驅動電路，用於對第二級從鎖存電路的輸出信號進行信號增強，並輸出。
13.進一步地，第三級輸出驅動電路採用反相器。
14.進一步地，第一級主鎖存電路包括第一二輸入與非門電路結構、第二二輸入與非門電路結構、第一反相器和第一時鐘控制mos管p2；
15.輸入信號d經過第一反相器後，輸入到第一二輸入與非門的第一輸入端；輸入信號d未經過第一反相器，直接輸入到第二二輸入與非門的第一輸入端；第一二輸入與非門的輸出端a與第二二輸入與非門的第二輸入端相連接；第二二輸入與非門的輸出端b與第一二輸入與非門的第二輸入端相連；第二二輸入與非門的輸出端b信號作為第一級主鎖存電路的輸出；
16.第一時鐘控制mos管p2的源極連接電源vdd，第一時鐘控制mos管p2的柵極連接時鐘信號cp，第一時鐘控制mos管p2的漏極連接第一二輸入與非門、第二二輸入與非門。
17.進一步地，第一二輸入與非門包括第三pmos管p3、第五pmos管p5、第二nmos管n2和第三nmos管n3，第三pmos管p3的源極連接第一時鐘控制mos管p2的漏極，第三pmos管p3的柵極連接第三nmos管n3的柵極，第三pmos管p3的漏極連接第五pmos管p5的漏極，第五pmos管p5的源極連接電源vdd，第五pmos管p5的柵極連接第二nmos管n2的柵極，第二nmos管n2的源極連接第三nmos管n3的漏極，第二nmos管n2的漏極連接第五pmos管p5的漏極，第三nmos管n3的源極接地gnd；
18.第二二輸入與非門電路結構包括第四pmos管p4、第六pmos管p6、第四nmos管n4和第五nmos管n5，第四pmos管p4的源極連接第一時鐘控制mos管p2的漏極，第四pmos管p4的柵極連接輸入信號d，第四pmos管p4的漏極連接第六pmos管p6的漏極，第六pmos管p6的源極連接電源vdd，第六pmos管p6的柵極連接第四nmos管n4的柵極，第四nmos管n4的漏極連接第六pmos管p6的漏極，第四nmos管n4的源極連接第五nmos管n5的漏極，第五nmos管n5的柵極連接輸入信號d，第五nmos管n5的源極接地gnd；
19.第一反相器包括第一pmos管p1和第一nmos管n1，第一pmos管p1的源極連接電源vdd，第一pmos管p1的柵極連接第一nmos管n1的柵極，第一pmos管p1的漏極連接第一nmos管n1的漏極，第一nmos管n1的源極接地gnd。
20.進一步地，第一級主鎖存電路的工作過程為：
21.當時鐘信號cp由高電平轉換為低電平時，第一時鐘控制mos管p2導通，使得第一二輸入與非門電路結構的第三pmos管p3、第二二輸入與非門電路結構的第四pmos管p4的源極或漏極與電源vdd相連；此時輸入信號d經過第一反相器後輸入到第一二輸入與非門的第一輸入端，輸入信號d未經過第一反相器反向，直接輸入第二二輸入與非門的第一輸入端；兩個二輸入與非門電路結構的輸出端分別與另一個二輸入與非門電路結構第二的輸入端相連；從而實現將輸入信號d寫入第一級主鎖存電路；
22.當時鐘信號cp由低電平轉換為高電平時，第一時鐘控制mos管p2與電源vdd斷開；在該電路中第五pmos管p5、第二nmos管n2組成的反相器與第六pmos管p6、第四nmos管n4組
成的反相器的輸出端首尾相連接，輸入信號d經過第一反相器後與第三nmos管n3的柵極相連，輸入信號d直接與第五nmos管n5的柵極相連，這種連接方式使得反相器實現對輸入信號d進行鎖存。
23.進一步地，第二級從鎖存電路包括第一二輸入或非門電路結構、第二二輸入或非門電路結構、第二反相器、第二時鐘控制mos管p12和第三時鐘控制mos管n12；
24.第一級主鎖存電路的輸出信號b經過第二反相器後，與第一二輸入或非門電路結構的第一輸入端相連，第一級主鎖存電路的輸出信號b未經過第二反相器，直接與第二二輸入或非門電路結構的第一輸入端相連；第一二輸入或非門電路結構的第二輸入端經信號線m與第二二輸入或非門電路結構的輸出端相連，第二二輸入或非門電路結構的第二輸入端經信號線n與第一二輸入或非門電路結構的輸出端相連；
25.第二時鐘控制mos管p12的源極連接電源vdd，第二時鐘控制mos管p12的柵極連接時鐘信號cp，第二時鐘控制mos管p12的漏極連接第一二輸入或非門電路結構；
26.第三時鐘控制mos管n12的源極接地gnd，第三時鐘控制mos管n12的柵極連接時鐘信號cp，第三時鐘控制mos管n12的漏極連接第一二輸入或非門電路結構、第二二輸入或非門電路結構。
27.進一步地，第一二輸入或非門電路結構包括第八pmos管p8、第十pmos管p10、第八nmos管n8和第十nmos管n10；第二二輸入或非門電路結構包括第九pmos管p9、第十一pmos管p11、第九nmos管n9和第十一nmos管n11；第二反相器包括第七pmos管p7和第七nmos管n7。
28.進一步地，第二級從鎖存電路的工作過程為：
29.當時鐘信號cp由低電平轉換為高電平時，第三時鐘控制mos管n12導通，使得第一二輸入或非門電路結構的第八nmos管n8、第二二輸入或非門電路結構的第九nmos管n9的源極或漏極與0電位gnd相連；
30.當時鐘信號cp為高電平時，第三時鐘控制mos管n12導通、第二時鐘控制mos管p12處於關斷狀態，此時第一級主鎖存電路的輸出信號b經過第二反相器後，輸入到第一二輸入或非門電路結構的第一輸入端，第一級主鎖存電路的輸出信號b未經過第二反相器反向，直接輸入第二二輸入或非門電路結構的第一輸入端；兩個二輸入或非門電路結構的輸出端分別與另一個二輸入或非門電路結構的第二輸入端相連；從而實現將第一級主鎖存電路的輸出信號b寫入第二級從鎖存電路；
31.當時鐘信號cp由高電平轉換為低電平時，第三時鐘控制mos管n12與0電位gnd斷開，第二時鐘控制mos管p12導通；在該電路中第十pmos管p10、第十nmos管n10組成的反相器與第十一pmos管p11、第十一nmos管n11組成的反相器輸出端首尾相連接；第一級主鎖存電路的輸出信號b經過第二反相器後與第八pmos管p8的柵極相連，輸出信號b直接與第九pmos管p9柵極相連，這種連接方式使得以上反相器能夠對第一級主鎖存電路的輸出信號b進行鎖存。
32.進一步地，該觸發器應用於系統級晶片soc中。
33.本發明與現有技術相比，具有如下的優點和有益效果：
34.1、本發明一種cmos低功耗邊沿觸發器，本發明採用單相位時鐘，沒有傳統觸發器中產生雙相位時鐘信號的時鐘反相器，從而在觸發器數據翻轉率較低時具有更低的功耗。本發明的一種cmos低功耗邊沿觸發器，功耗表現明顯優於傳統觸發器，解決了傳統觸發器
功耗較高的問題。
35.2、本發明一種cmos低功耗邊沿觸發器，本發明具有良好的低功耗特性，在數據翻轉率為10％時，功耗收益率達到51％，在數據翻轉率為70％時，功耗收益率也有18.7％，數據翻轉率越低功耗收益越高。
附圖說明
36.此處所說明的附圖用來提供對本發明實施例的進一步理解，構成本技術的一部分，並不構成對本發明實施例的限定。在附圖中：
37.圖1為傳統觸發器電路圖；
38.圖2為本發明一種cmos低功耗邊沿觸發器電路圖；
39.圖3為本發明時鐘信號cp＝0時第一級主鎖存電路的等效電路圖；
40.圖4為本發明時鐘信號cp＝1時第一級主鎖存電路的等效電路圖；
41.圖5為本發明時鐘信號cp＝1時第一級主鎖存電路的鎖存示意圖；
42.圖6為本發明時鐘信號cp＝1時第二級從鎖存電路的等效電路圖；
43.圖7為本發明時鐘信號cp＝0時第二級從鎖存電路的等效電路圖；
44.圖8為本發明時鐘信號cp＝0時第二級從鎖存電路的鎖存示意圖；
45.圖9為本發明spice仿真波形圖。
具體實施方式
46.在下文中，可在本發明的各種實施例中使用的術語「包括」或「可包括」指示所發明的功能、操作或元件的存在，並且不限制一個或更多個功能、操作或元件的增加。此外，如在本發明的各種實施例中所使用，術語「包括」、「具有」及其同源詞僅意在表示特定特徵、數字、步驟、操作、元件、組件或前述項的組合，並且不應被理解為首先排除一個或更多個其它特徵、數字、步驟、操作、元件、組件或前述項的組合的存在或增加一個或更多個特徵、數字、步驟、操作、元件、組件或前述項的組合的可能性。
47.在本發明的各種實施例中，表述「或」或「a或/和b中的至少一個」包括同時列出的文字的任何組合或所有組合。例如，表述「a或b」或「a或/和b中的至少一個」可包括a、可包括b或可包括a和b二者。
48.在本發明的各種實施例中使用的表述(諸如「第一」、「第二」等)可修飾在各種實施例中的各種組成元件，不過可不限制相應組成元件。例如，以上表述並不限制所述元件的順序和/或重要性。以上表述僅用於將一個元件與其它元件區別開的目的。例如，第一用戶裝置和第二用戶裝置指示不同用戶裝置，儘管二者都是用戶裝置。例如，在不脫離本發明的各種實施例的範圍的情況下，第一元件可被稱為第二元件，同樣地，第二元件也可被稱為第一元件。
49.應注意到：如果描述將一個組成元件「連接」到另一組成元件，則可將第一組成元件直接連接到第二組成元件，並且可在第一組成元件和第二組成元件之間「連接」第三組成元件。相反地，當將一個組成元件「直接連接」到另一組成元件時，可理解為在第一組成元件和第二組成元件之間不存在第三組成元件。
50.在本發明的各種實施例中使用的術語僅用於描述特定實施例的目的並且並非意
在限制本發明的各種實施例。如在此所使用，單數形式意在也包括複數形式，除非上下文清楚地另有指示。除非另有限定，否則在這裡使用的所有術語(包括技術術語和科學術語)具有與本發明的各種實施例所屬領域普通技術人員通常理解的含義相同的含義。所述術語(諸如在一般使用的詞典中限定的術語)將被解釋為具有與在相關技術領域中的語境含義相同的含義並且將不被解釋為具有理想化的含義或過於正式的含義，除非在本發明的各種實施例中被清楚地限定。
51.為使本發明的目的、技術方案和優點更加清楚明白，下面結合實施例和附圖，對本發明作進一步的詳細說明，本發明的示意性實施方式及其說明僅用於解釋本發明，並不作為對本發明的限定。
52.基於傳統觸發器基於時鐘反相器來產生反相時鐘信號，時鐘信號每改變一次該時鐘反相器內部的p/n mos管的狀態都會改變一次，mos管在導通狀態和截止狀態間切換時會產生較大的功耗，這使得傳統觸發器的功耗較高。
53.因此，本發明設計了一種cmos低功耗邊沿觸發器，該觸發器應用於系統級晶片soc中。本發明採用單相位時鐘，沒有傳統觸發器中產生雙相位時鐘信號的時鐘反相器，從而在觸發器數據翻轉率較低時具有更低的功耗。本發明的一種cmos低功耗邊沿觸發器，功耗表現明顯優於傳統觸發器，解決了傳統觸發器功耗較高的問題。
54.實施例1
55.如圖2所示，本發明一種cmos低功耗邊沿觸發器，該觸發器包括第一級主鎖存電路和第二級從鎖存電路，第一級主鎖存電路的輸出端與第二級從鎖存電路的輸入端連接，第二級從鎖存電路的輸出端作為觸發器的輸出；
56.第一級主鎖存電路，用於對輸入信號d進行信號採樣：當時鐘信號cp由高電平轉換為低電平時，將輸入信號d寫入；當時鐘信號cp由低電平轉換為高電平時，結合反相器對輸入信號d進行鎖存；
57.第二級從鎖存電路，用於對第一級主鎖存電路的輸出信號b進行信號保持：當時鐘信號cp由低電平轉換為高電平時，將輸出信號b寫入；當時鐘信號cp由高電平轉換為低電平時，結合反相器對輸出信號b進行鎖存；
58.當時鐘信號cp為低電平時，輸入信號d傳入第一級主鎖存電路的內部節點a和b，此時第二級從鎖存電路的輸出端y維持上一個時鐘狀態的輸出；當時鐘信號cp由低電平轉換為高電平時，第一級主鎖存電路對採樣到的輸入信號d進行鎖存，同時第二級從鎖存電路的輸出端輸出剛剛所採樣到的輸入信號d；當時鐘信號cp由高電平轉換為低電平時，第二級從鎖存電路維持剛剛所採樣的輸入信號d輸出不變，直到下一個時鐘上升沿讀入新的輸入信號d(即新的被採樣信號)。
59.本實施例中，第一級主鎖存電路包括第一二輸入與非門電路結構、第二二輸入與非門電路結構、第一反相器和第一時鐘控制mos管p2；
60.輸入信號d經過第一反相器後，輸入到第一二輸入與非門的第一輸入端；輸入信號d未經過第一反相器，輸入到第二二輸入與非門的第一輸入端；第一二輸入與非門的輸出端a與第二二輸入與非門的第二輸入端相連接；第二二輸入與非門的輸出端b與第一二輸入與非門的第二輸入端相連；兩個二輸入與非門電路結構的第三pmos管p3，第四pmos管p4的源極或漏極(在版圖設計的時候，mos管的源極和漏極可以交換使用)通過第一時鐘控制mos管
p2與電源vdd相連接。第二二輸入與非門的輸出端b信號作為第一級主鎖存電路的輸出；
61.第一時鐘控制mos管p2的源極連接電源vdd，第一時鐘控制mos管p2的柵極連接時鐘信號cp，第一時鐘控制mos管p2的漏極連接第一二輸入與非門、第二二輸入與非門。
62.具體地，第一二輸入與非門包括第三pmos管p3、第五pmos管p5、第二nmos管n2和第三nmos管n3，第三pmos管p3的源極連接第一時鐘控制mos管p2的漏極，第三pmos管p3的柵極連接第三nmos管n3的柵極，第三pmos管p3的漏極連接第五pmos管p5的漏極，第五pmos管p5的源極連接電源vdd，第五pmos管p5的柵極連接第二nmos管n2的柵極，第二nmos管n2的源極連接第三nmos管n3的漏極，第二nmos管n2的漏極連接第五pmos管p5的漏極，第三nmos管n3的源極接地gnd；
63.第二二輸入與非門電路結構包括第四pmos管p4、第六pmos管p6、第四nmos管n4和第五nmos管n5，第四pmos管p4的源極連接第一時鐘控制mos管p2的漏極，第四pmos管p4的柵極連接輸入信號d，第四pmos管p4的漏極連接第六pmos管p6的漏極，第六pmos管p6的源極連接電源vdd，第六pmos管p6的柵極連接第四nmos管n4的柵極，第四nmos管n4的漏極連接第六pmos管p6的漏極，第四nmos管n4的源極連接第五nmos管n5的漏極，第五nmos管n5的柵極連接輸入信號d，第五nmos管n5的源極接地gnd；
64.第一反相器包括第一pmos管p1和第一nmos管n1，第一pmos管p1的源極連接電源vdd，第一pmos管p1的柵極連接第一nmos管n1的柵極，第一pmos管p1的漏極連接第一nmos管n1的漏極，第一nmos管n1的源極接地gnd。
65.本實施例中，第二級從鎖存電路包括第一二輸入或非門電路結構、第二二輸入或非門電路結構、第二反相器、第二時鐘控制mos管p12和第三時鐘控制mos管n12；
66.第一級主鎖存電路的輸出信號b經過第二反相器後，與第一二輸入或非門電路結構的第一輸入端相連，第一級主鎖存電路的輸出信號b未經過第二反相器，直接與第二二輸入或非門電路結構的第一輸入端相連；第一二輸入或非門電路結構的第二輸入端經信號線m與第二二輸入或非門電路結構的輸出端相連，第二二輸入或非門電路結構的第二輸入端經信號線n與第一二輸入或非門電路結構的輸出端相連；兩個二輸入或非門電路結構的第八nmos管n8，第九nmos管n9的源極經過第三時鐘控制mos管n12與0電位地gnd相連。
67.第二時鐘控制mos管p12的源極連接電源vdd，第二時鐘控制mos管p12的柵極連接時鐘信號cp，第二時鐘控制mos管p12的漏極連接第一二輸入或非門電路結構、第二二輸入或非門電路結構；
68.第三時鐘控制mos管n12的源極接地gnd，第三時鐘控制mos管n12的柵極連接時鐘信號cp，第三時鐘控制mos管n12的漏極連接第一二輸入或非門電路結構、第二二輸入或非門電路結構。
69.具體地，第一二輸入或非門電路結構包括第八pmos管p8、第十pmos管p10、第八nmos管n8和第十nmos管n10；第八pmos管p8的源極連接電源vdd，第八pmos管p8的柵極連接第八nmos管n8的柵極，第八pmos管p8的漏極連接第十pmos管p10的源極，第十pmos管p10的柵極連接第十nmos管n10的柵極，第十pmos管p10的漏極連接第十nmos管n10的漏極，第十nmos管n10的源極接地gnd，第八nmos管n8的柵極連接第七pmos管p7的漏極和第七nmos管n7的漏極的公共端，第八nmos管n8的漏極連接第十pmos管p10的漏極與第十nmos管n10的漏極的公共端，第八nmos管n8的源極連接第九nmos管n9的源極；第八pmos管p8的柵極於第八
nmos管n8的柵極的公共端連接第七pmos管p7的漏極和第七nmos管n7的漏極的公共端；
70.第二二輸入或非門電路結構包括第九pmos管p9、第十一pmos管p11、第九nmos管n9和第十一nmos管n11；第九pmos管p9的源極連接電源vdd，第九pmos管p9的柵極連接第九nmos管n9的柵極，第九pmos管p9的漏極連接第十一pmos管p11的源極，第十一pmos管p11的柵極連接第十一nmos管n11的柵極，第十一pmos管p11的漏極連接第十一nmos管n11的漏極，第十一nmos管n11的源極接地gnd，第九nmos管n9的漏極連接第十一pmos管p11的漏極與第十一nmos管n11的漏極的公共端；
71.第二反相器包括第七pmos管p7和第七nmos管n7，第七pmos管p7的源極連接電源vdd，第七pmos管p7的柵極連接第七nmos管n7的柵極，第七pmos管p7的漏極連接第七nmos管n7的漏極，第七nmos管n7的源極接地gnd。
72.節點a、b、m、n如圖2所示。
73.圖2中展示的mos管僅用於說明電路運行原理，在實際的應用過程中，可以根據實際需求而改變任意一個mos管的並聯個數及寬長比。
74.本發明的觸發器控制原理如下：
75.1，第一級主鎖存電路的工作過程為：
76.當時鐘信號cp由高電平轉換為低電平時，第一時鐘控制mos管p2導通，使得第一二輸入與非門電路結構的第三pmos管p3、第二二輸入與非門電路結構的第四pmos管p4的源極或漏極與電源vdd相連；此時第一級主鎖存電路等效為圖3所示的電路。如圖3所示，此時輸入信號d經過第一反相器後輸入到第一二輸入與非門的第一輸入端，輸入信號d未經過第一反相器反向，直接輸入第二二輸入與非門的第一輸入端；兩個二輸入與非門電路結構的輸出端分別與另一個二輸入與非門電路結構第二的輸入端相連；時鐘信號cp由高電平轉換為低電平時，實現將輸入信號d寫入第一級主鎖存電路；輸出信號b為第一級主鎖存電路的輸出。
77.當時鐘信號cp由低電平轉換為高電平時，圖2中的第一時鐘控制mos管p2與電源vdd斷開；該情況等效為圖4所示的電路，在該電路中第五pmos管p5、第二nmos管n2組成的反相器與第六pmos管p6、第四nmos管n4組成的反相器的輸出端首尾相連接，輸入信號d經過第一反相器後與第三nmos管n3的柵極相連，輸入信號d直接與第五nmos管n5的柵極相連，這種連接方式使得圖4虛線框中的反相器實現對輸入信號d進行鎖存。
78.圖5為圖4虛線框中的反相器的符號示意圖，兩個反相器的輸出端首位相連，對輸入信號進行鎖存。
79.2，第二級從鎖存電路的工作過程為：
80.當時鐘信號cp由低電平轉換為高電平時，第三時鐘控制mos管n12導通，使得第一二輸入或非門電路結構的第八nmos管n8、第二二輸入或非門電路結構的第九nmos管n9的源極或漏極與0電位gnd相連；
81.當時鐘信號cp為高電平時，第九pmos管p9處於關斷狀態，此時第二級從鎖存電路等效為圖6所示的電路。如圖6所示，此時第一級主鎖存電路的輸出信號b經過第二反相器後，輸入到第一二輸入或非門電路結構的第一輸入端，第一級主鎖存電路的輸出信號b未經過第二反相器反向，直接輸入第二二輸入或非門電路結構的第一輸入端；兩個二輸入或非門電路結構的輸出端分別與另一個二輸入或非門電路結構的第二輸入端相連；時鐘信號cp
由低電平轉換為高電平時，實現將第一級主鎖存電路的輸出信號b寫入第二級從鎖存電路；
82.當時鐘信號cp由高電平轉換為低電平時，圖2中的第三時鐘控制mos管n12與0電位gnd斷開，第二時鐘控制mos管p12導通；該情況等效為圖7所示的電路，在該電路中第十pmos管p10、第十nmos管n10組成的反相器與第十一pmos管p11、第十一nmos管n11組成的反相器輸出端首尾相連接；第一級主鎖存電路的輸出信號b經過以上反相器後與第八pmos管p8的柵極相連，輸出信號b直接與第九pmos管p9柵極相連，這種連接方式使得圖7虛線框中的反相器能夠對第一級主鎖存電路的輸出信號b進行鎖存。
83.圖8為圖7虛線框中的反相器的符號示意圖，兩個反相器的輸出端首位相連，對前一級的輸出信號進行鎖存。
84.實施例2
85.如圖2至圖8所示，本實施例與實施例1的區別在於，該觸發器還包括第三級輸出驅動電路，第三級輸出驅動電路的輸入端連接第二級從鎖存電路的輸出端，第三級輸出驅動電路的輸出端作為觸發器的輸出；
86.第三級輸出驅動電路，用於對第二級從鎖存電路的輸出信號進行信號增強，並輸出。
87.本實施例中，第三級輸出驅動電路採用第三反相器，第三反相器包括第十三pmos管p13和第十三nmos管n13，第十三pmos管p13的源極連接電源vdd，第十三pmos管p13的柵極連接第十三nmos管n13的柵極，第十三pmos管p13的漏極連接第十三nmos管n13的漏極，第十三nmos管n13的源極接地gnd；第十三pmos管p13的柵極和第十三nmos管n13的柵極的公共端作為第三級輸出驅動電路的輸入端，第十三pmos管p13的漏極和第十三nmos管n13的漏極的公共端作為第三級輸出驅動電路的輸出端y。
88.具體實施時，對圖2所示電路進行spice仿真，圖9為輸入輸出的仿真波形示意圖。當時鐘信號cp為低電平時，輸入信號d傳入內部節點a和b，此時輸出端y維持上一狀態的輸出。當時鐘信號cp由低電平轉換為高電平時，第一級主鎖存電路對採樣到的輸入信號d進行鎖存，同時第二級從鎖存電路輸出剛剛採樣到的輸入信號d。當時鐘信號cp由高電平轉換為低電平時，第二級從鎖存電路維持剛剛採樣的輸入信號d輸出不變，直到下一個時鐘上升沿讀入新的被採樣信號d。
89.表1為本發明電路的真值表。當時鐘信號cp由低電平轉換為高電平時，輸出y與輸入信號d保持一致。當時鐘信號cp為高電平時，無論輸入信號d輸入為什麼電平，輸出y為當前時鐘周期上升沿採樣到的輸入信號d。當時鐘信號cp為低電平時，無論輸入信號d輸入為什麼電平，輸出y為上一個時鐘周期上升沿採樣到的輸入信號d。
90.表1真值表
91.92.本發明一種cmos低功耗邊沿觸發器，觸發器採用單相位的時鐘控制，電路中沒有傳統的觸發器內部用來產生雙相時鐘信號的反相器，從而顯著的降低了觸發器的功耗。在相同工藝環境中，本發明的觸發器與傳統觸發器在版圖面積相當，輸出驅動能力相同的情況下通過spice仿真得到了worst條件下不同數據翻轉率下的功耗收益表，見表2。功耗收益是指本發明設計的低功耗觸發器相比傳統dff觸發器功耗的節省百分比。
93.表2功耗收益表
[0094][0095]
從表2可知，本發明具有良好的低功耗特性，在數據翻轉率為10％時，功耗收益率達到51％，在數據翻轉率為70％時，功耗收益率也有18.7％，數據翻轉率越低功耗收益越高。
[0096]
以上所述的具體實施方式，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施方式而已，並不用於限定本發明的保護範圍，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。