一種中低速準同步復接裝置的製作方法

2023-06-21 04:04:16 1

專利名稱：一種中低速準同步復接裝置的製作方法
技術領域：
本實用新型涉及通信領域中採用準同步復接方式的輔助復接設備。本裝置適用於
中小容量的散射通信系統的級聯通信。
背景技術：
現有散射通信設備的輔助復接器一般採用同步復接方式，復接時鐘鎖定在群路時 鍾源上，分接時鐘鎖定在解調時鐘上，這樣輔助復接裝置就同步在群路時鐘源上。在有多個 設備級聯時，鎖相環逐級鎖定在前一級時鐘上，由於鎖相環會引入額外的時鐘頻偏和抖動， 特別是時鐘經過調製解調後，引入的頻偏和抖動比較大，當串聯設備比較多時，時鐘頻偏和 抖動的積累會超出某個設備鎖相環的工作範圍，導致整個系統不能正常工作。在準同步復 接方式中，復接和分接時鐘鎖定在散射設備內部的高穩定時鐘源上，利用碼速調整技術，使 時鐘經過散射設備傳輸後引入的頻偏和抖動減小，在同樣數目設備級聯時，準同步復接方 式比同步復接方式能穩定工作。但是如果採用傳統的模擬鎖相環，在時鐘不連續時頻偏和 抖動瞬間比較大，中低速準同步復接和高速準同步復接又有很大的不同，特別是在最關鍵 的分接部分讀出時鐘的處理上，不能直接延用高速準同步復接的方法，必須考慮新的方法。

實用新型內容本實用新型的目的在於避免上述背景技術中的不足之處為中小容量散射通信提 供一種可靠的輔助復接裝置。在準同步分接端用DDS(NCO)代替了傳統的模擬鎖相環電路， 克服了模擬鎖相環在時鐘不連續時有比較大的抖動和頻偏的缺點，在分接端巧妙估算出復 接端的速率，通過調整DDS的頻率控制字來調整分接時鐘的頻率和相位，使中低速準同步 復接裝置的抖動和頻偏非常小，經驗證完全滿足各級設備時鐘對抖動、頻偏的要求。本裝置 適用於許多設備級聯的中小容量散射通信。本實用新型還具有集成化程度高、電路簡單、體 積小、使用方便、性能穩定可靠等優點。 本實用新型的目的是這樣實現的 —種中低速準同步復接裝置，包括復接部分和分接部分，復接部分，由異步存儲 器、地址比較器邏輯模塊、碼速調整器邏輯模塊、同步復接器組成；分接部分，由同步分接 器、異步存儲器、碼速恢復器邏輯模塊，還包括讀出時鐘控制器邏輯模塊，讀出時鐘NCO模 塊，其中復接部分，異步存儲器的鐘碼輸入埠 1連接群路接口的接收埠 ，異步存儲器的 鍾碼輸出埠 2連接碼速調整器邏輯模塊的鐘碼輸入埠 1，同步復接器的輸出埠 2連接 調製器的接收埠 ，同時，異步存儲器的寫地址輸入埠 3和讀地址輸入埠 4連接到地址 比較器邏輯模塊的輸入埠 l，地址比較器邏輯模塊的輸出埠 2連接到碼速調整器邏輯 模塊的輸入埠 2，碼速調整器邏輯模塊的輸出埠 3連接到同步復接器的輸入埠 1 ; 分接部分，同步分接器的輸入埠 1連接解調接口的輸出埠，同步分接器的輸 出埠 2連接碼速恢復器邏輯模塊的輸入埠 l，碼速恢復器邏輯模塊的輸出埠 2連接到 異步存儲器的輸入埠 l，異步存儲器的鐘碼輸出埠 2連接群路接口的輸出埠，同時，
3異步存儲器的寫地址輸入埠 3和讀地址輸入埠 4連接到讀出時鐘控制器邏輯模塊的輸 入埠 l，碼速恢復器邏輯模的輸出埠 3連接到讀出時鐘控制器邏輯模塊8的的輸入端 口 2，讀出時鐘控制器邏輯模塊的輸出埠 3連接到讀出時鐘NC0模塊的輸入埠 l，讀出 時鐘NCO模塊的輸出埠 2連接到異步存儲器的輸入埠 5。 本實用新型具有如下優點 1.本實用新型在同一個裝置內完成復接和分接功能。傳統的分接部分採用模擬鎖 相環來平滑插入或刪除的時鐘，由於鎖相環對頻偏、抖動、帶寬等的限制，使用不是很靈活， 而且會引入額外的抖動和頻偏。本裝置利用NCO(DDS)來調整讀出時鐘，在頻率控制字的處 理上採用了和高速準同步復接不同的方法，經驗證可以很好的滿足抖動、頻偏等要求，時鐘 經過調製和解調後弓I入的抖動、頻偏很小。 2.本實用新型各部件採用大規模可編程集成電路製作，可靈活使用於多種速率同 步數據的準同步傳輸，修改移植方便，同時還具有電路簡單、體積小、成本低廉、性能穩定可 靠等優點，在工程中實用性強。

圖1是現有的準同步復接裝置的復接部分的原理方框圖； 圖2是現有的準同步復接裝置的分接部分的原理方框圖； 圖3是本實用新型實型復接部分的原理方框圖； 圖4是本實用新型實型分接部分的原理方框圖。
具體實施方式圖1、圖2中，現有的準同步復接裝置的各部件及連接關係如圖1、圖2，其中在分 接部分採用了模擬鎖相環來平滑插入或刪除的時鐘，由於鎖相環對頻偏、抖動、帶寬等的限 制，使用不是很靈活，而且會引入額外的抖動和頻偏。 參照圖3、圖4，本實用新型復接部分由異步存儲器1、地址比較器邏輯模塊2、碼速 調整器邏輯模塊3、同步復接器4組成，分接部分由同步分接器5、異步存儲器6、碼速恢復 器邏輯模塊7、讀出時鐘控制器邏輯模塊8，讀出時鐘NCO模塊9組成；異步存儲器1作用 是緩存讀寫速率不一樣的數據，用FPGA的雙埠 RAM實現，碼速調整中緩衝存儲器過大造 成傳輸時延變大，經多次中繼跳接後造成時延成倍增長，傳輸時延增加到一定程度影響到 傳輸的業務信息，存儲量過小不能適應對緩衝讀寫頻差的變化要求，易造成群路滑碼現象， 所以緩衝區讀寫地址之間必須預留一定保護間隔。地址比較器邏輯模塊2作用是判斷是否 進行正調整、負調整和不調整，把狀態輸出給碼速調整器邏輯模塊3，碼速調整器邏輯模塊 3根據狀態進行正調整、負調整和不調整，把數據輸出到同步復接器4，同步復接器4把群路 信息、網管信息、勤務信息等進行同步復接送給調製器。這樣復接部分就保證了緩存不讀空 或寫滿，在正確地進行碼速調整的情況下，緩存器在一個適當的時間間隔內平均而言，讀出 的信息比特數應當剛好等於寫入的信息比特數。即讀出時鐘等於寫入時鐘，這樣不會丟失 信碼也不會產生虛假信碼。同步分接器5的作用是接收解調器的鐘碼，把群路信息、網管信 息、勤務信息等進行分接，碼速恢復器邏輯模塊7的作用是根據塞入標誌位正確接收有效 群路信息，然後寫入異步存儲器6，異步存儲器6作用是緩存讀寫速率不一樣的數據，調整
4讀出時鐘的頻率，使送給群路接口的時鐘滿足抖動和頻偏的要求。分接端的基本思路就是 如何恢復出復接端的時鐘，當然這裡不需要同相，只需要在一段時間內平均頻率相同就可 以。可以單純通過讀寫地址比較來調整讀時鐘，當寫地址大於讀地址到某個門限時就加快 讀時鐘，當小於某個門限值時就減慢讀時鐘，這樣做的缺點是時鐘改變的步長很難確定，也 就是DDS的頻率控制字的偏移量不能確定，導致盲目調節，對抖動的抑制不是很理想。從另 一個角度考慮，通過一段時間內的平均調整次數是可以估算出復接端的速率的，本設計用 的就是這種方法，統計一段時間，得到總的調整次數，然後計算出頻率控制字偏移量，經驗 證比較準確，基本上不會改變，保證了群口輸出時鐘的抖動和頻偏很小，完全滿足其它設備 對時鐘的要求，在許多設備級聯通信時，鎖相環都能正常工作。
權利要求一種中低速準同步復接裝置，包括復接部分和分接部分，所述分接部分包括同步分接器(5)、異步存儲器(6)、碼速恢復器邏輯模塊(7)，其特徵在於還包括讀出時鐘控制器邏輯模塊(8)，讀出時鐘NCO模塊(9)，同步分接器(5)的輸入埠1連接解調接口的輸出埠，同步分接器(5)的輸出埠2連接碼速恢復器邏輯模塊(7)的輸入埠1，碼速恢復器邏輯模塊(7)的輸出埠2連接到異步存儲器(6)的輸入埠1，異步存儲器(6)的鐘碼輸出埠2連接群路接口的輸出埠；異步存儲器(6)的寫地址輸入埠3和讀地址輸入埠4連接到讀出時鐘控制器邏輯模塊(8)的輸入埠1，碼速恢復器邏輯模塊(7)的輸出埠3連接到讀出時鐘控制器邏輯模塊(8)的的輸入埠2，讀出時鐘控制器邏輯模塊(8)的輸出埠3連接到讀出時鐘NCO模塊(9)的輸入埠1，讀出時鐘NCO模塊(9)的輸出埠(2)連接到異步存儲器(6)的輸入埠5。
2. 根據權利要求1所述的一種中低速準同步復接裝置，其特徵在於所述復接部分，由異步存儲器(1)、地址比較器邏輯模塊(2)、碼速調整器邏輯模塊(3)、同步復接器(4)組成， 異步存儲器(1)的鐘碼輸入埠 l連接群路接口的接收埠，異步存儲器(1)的鐘碼輸出 埠 2連接碼速調整器邏輯模塊(3)的鐘碼輸入埠 1，同步復接器(4)的輸出埠 2連接 調製器的接收埠，同時，異步存儲器1的寫地址輸入埠 3和讀地址輸入埠 4連接到地 址比較器邏輯模塊2的輸入埠 1，地址比較器邏輯模塊2的輸出埠 2連接到碼速調整器 邏輯模塊3的輸入埠 2，碼速調整器邏輯模塊3的輸出埠 3連接到同步復接器4的輸入 埠 1。
專利摘要本實用新型涉及中低速準同步復接裝置，包括復接部分和分接部分，所述分接部分包括同步分接器(5)、異步存儲器(6)、碼速恢復器邏輯模塊(7)，還包括讀出時鐘控制器邏輯模塊(8)，讀出時鐘NCO模塊(9)；本實用新型在準同步分接端用DDS(NCO)代替了傳統的模擬鎖相環電路，克服了模擬鎖相環在時鐘不連續時有比較大的抖動和頻偏的缺點，滿足各級設備時鐘對抖動、頻偏的要求，適用於許多設備級聯的中小容量散射通信。本實用新型還具有集成化程度高、電路簡單、體積小、使用方便、性能穩定可靠等優點。
文檔編號H04B7/22GK201467129SQ20092010397
公開日2010年5月12日 申請日期2009年8月3日 優先權日2009年8月3日
發明者李斐, 郜金剛 申請人:中國電子科技集團公司第五十四研究所