一種16:66路信號變換及並行同步檢測方法

2023-05-31 17:51:56 3

專利名稱：一種16:66路信號變換及並行同步檢測方法
技術領域：
本發明涉及通信技術領域，特別涉及一種16:66路信號變換及並行同步檢測方法。
背景技術：
隨著高寬帶業務的出現，用戶對於接入帶寬的需求逐漸增加，推動了傳統PON技術向下一代PON技術的發展。IOG EPON是一種能提供lOGb/s超大帶寬的無源光網絡。它基於萬兆乙太網技術和無源光網絡技術，採用點到多點的邏輯拓撲結構，通過單纖雙向的光纖作為傳輸媒質，實現了局端和用戶端的超寬帶光纖接入。從2005年開始，IEEE開始進行IOG EPON技術的研究和標準化工作，並取得突破進展；2009年9月，標準正式發布(標準號為IEEE802. 3av)。萬兆乙太網物理層IOG BASE-RPHY包括物理編碼子層(PCS)、物理媒質連接子層(PMA)、物理媒質相關子層(PMD)。電路實現時，PCS層又分成了發送電路和接收電路。按照協議IEEE802. 3ae標準，PCS層發送電路分為空閒塊刪除(Idle Deletion)、64B/66B 編碼電路(Encode)、擾碼(Scramble)、FEC 編碼器(FEC Encoder)和變速箱(Gearbox)模塊。解碼過程是編碼過程的逆過程，電路實現上分為同步(Synchronizer)、FEC解碼器(FEC Decoder)、解擾器(Descrambler)、64B/66B解碼電路(Decode)和空閒塊插入(Idle Insertion)模塊。在10G EPON發送端PCS層，Gearbox模塊將編碼之後的66bit寬度數據變換為16bit寬度數據，通過16bit寬度的XSBI接口傳遞給PMA層；在接收端是一個相反的過程，16bit寬度數據通過XSBI接口傳遞給PCS層，通過16:66bit速率變換和高速同步檢測，得到66bit寬度的有效數據進入FEC解碼模塊，然後進入後續的處理過程。PCS層要求對速率進`行高速匹配操作，即將16路644. 53Mbit/s的數據變為66路156. 25Mbit/s的輸出信號，並且要對66路的數據進行高速同步。具體電路的設計可以基於FPGA來實現，標準中並沒有規定使用的器件類型。

發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何提供一種16:66路信號變換及並行同步檢測方法，以解決硬體高頻時鐘電路的不穩定以及時鐘漂移等不確定因素造成的收發器輸出數據時序上的不同步的問題。(二)技術方案為解決上述技術問題，本發明提供了一種16:66路信號變換及並行同步檢測方法，其特徵是，該方法包括以下步驟S1:將發送端發送的16路信號經接收端轉換為同步的32路信號；S2 :將32路信號轉換為66路信號。所述步驟SI具體為
Sll :將發送端發送的16路信號發送到接收端的16個收發器中；S12 :將所述16個收發器輸出的數據進行緩存和移位操作；S13 :檢測所述緩存和移位操作後的16路信號中的主通道同步序列，通過所述同步序列找到主通道和從通道，標記所述主通道的有效指示信號和主通道有效信號時刻，根據所述主通道的有效指示信號將主通道的有效數據進行緩存；S14:通過所述主通道的有效指示信號檢測從通道同步序列，進而得到從通道的有效指示信號和從通道有效信號時刻，根據所述從通道的有效指示信號將從通道的有效信號進行緩存，標記所述主通道有效信號時刻和所述從通道有效信號時刻之間的時間段為主從周期；S15:根據所述主從周期對主通道的有效信號和從通道的有效信號進行排序，得到同步後的有效彳目號序列；S16 :接收端每個周期輸出2個bit的有效信號序列，實現16路信號轉換為同步的32路信號。所述緩存和移位操作具體為每個所述收發器每個周期向16個緩存器分別輸出2個bit信號，所述緩存器每個周期整體向右移動2個bit。所述緩存器的容量為50bit。所述發送端發送的16路信號的速度為644. 53Mbit/s。所 述收發器的線速度為5. 15625Gbit/s。(三)有益效果本發明通過主通道同步序列和從通道同步序列分別對主通道的有效信號和從通道的有效信號進行定位，從而確定了信號的有效數據的起始通道，並按照主從周期對主通道有效信號和從通道有效信號進行排序，使得在接收端的信號和發送端發送的信號達到了完全同步，避免了由於硬體高頻時鐘電路的不穩定及時鐘漂移造成的信號不同步；實現了16:66路信號的快速同步變換。


圖1是16:66路變換整體的結構圖；圖2是32:66路變換過程圖；圖3是將收發器輸出數據進行緩存移位圖；圖4是檢測到主通道以及各從通道檢測到sync2的指示信號變化圖；圖5是各個收發器輸出有效數據鎖定圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細描述。以下實施例用於說明本發明，但不用來限制本發明的範圍。為了解決硬體高頻時鐘電路的不穩定以及時鐘漂移等不確定因素造成的16個收發器輸出數據時序上的不同步、有效數據起始位置進入到哪個收發器的不確定性以及每個收發器輸出數據起始位置的不確定性的問題，本發明提供了利用收發器對接收數據進行八倍採樣處理，利用RX端的1:16路串並變換功能，以及給主通道和從通道設置不同的同步頭並獨立檢測，最後利用FIFO進行32:66路變換這樣一個整體的方案。本發明的步驟為S1:將發送端發送的16路信號經接收端轉換為同步的32路信號；發送端發送的16路信號的速度為644. 53Mbit/s ;收發器的線速度為5. 15625Gbit/s ；Sll :將發送端發送的16路信號發送到接收端的16個收發器中；S12 :將所述16個收發器輸出的數據進行緩存和移位操作；每個所述收發器每個周期向16個緩存器分別輸出2個bit信號，所述緩存器每個周期整體向右移動2個bit ;所述緩存器的容量為50bit ；S13 :檢測所述緩存和移位操作後的16路信號中的主通道同步序列，通過所述同步序列找到主通道和從通道，標記所述主通道的有效指示信號和主通道有效信號時刻，根據所述主通道的有效指示信號將主通道的有效數據進行緩存；S14:通過所述主通道的有效指示信號檢測從通道同步序列，進而得到從通道的有效指示信號和從通道有效信號時刻，根據所述從通道的有效指示信號將從通道的有效信號進行緩存，標記所述主通道有效信號時刻和所述從通道有效信號時刻之間的時間段為主從周期；S15 :根據所述主從周期對主通道的有效信號和從通道的有效信號進行排序，得到同步後的有效彳目號序列；S16 :接收端每個周期輸出2個bit的有效信號序列，實現16路信號轉換為同步的32路信號；

S2 :將32路信號轉換為66路信號。本發明的一個實施例如下利用Xilinx 公司 Virtex5 系列 XC5VFX100T 中有 16 個 GTXtransceiver,每個收發器能夠支持的速率高達6. 5Gbit/s，通過合理的設計來實現本發明。一、16:66路高速變速箱設計可以將gearbox的設計分為兩步,第一進行16:32路變換,採用的是收發器1:16路串並變換功能；第二 進行32:66路變換，採用FIFO進行桌球操作。見圖1。首先，從發送端發送的數據是16路644. 53Mbit/s的信號，在接收端，將這16路信號分別連接到16個收發器上，設置每個收發器的線速率為5. 15625Gbit/s，並且每個收發器進行1:16路變換。收發器對輸入的數據進行八倍採樣，原來的『 I』變為「 11111111」，『 O 』變為「00000000」。因此，對於串並變換之後的16路數據，應該每八個bit取一位(比如圖1中所示的第2位和第10位)，並按高低順序排列轉換成32路信號。1:16路變換是收發器的功能，Virtex5XC5VFX100T中有16個收發器，每個收發器有RX端和TX端，其中RX端有串並變換的功能，可以進行1:8、1:16、1:32變換；RX端有並串變換的功能，可以進行8:1、16:1、32:1變換。在此採用RX的1:16路變換功能。從發送端發送的數據是16路644. 53Mbit/s的信號，單個收發器接口速率設置為5. 15625Gbit/s，相當於對接收信號的每一個比特採樣了 8次。每一個收發器都進行1:16路變換，即每個收發器接收2bit的數據就會輸出16bit的數據，在沒有無效數據『0』輸出的前提下，這16bit的數據前8位是一樣的，是對接收數據第一個bit的八次重複，後8位也是一樣的，是對接收數據第二個bit的八次重複。在接收端接收的16路數據是有聞低順序的,所謂聞低順序是指聞低位,在一路串行數據中，先發送的數據是高位，後發送的數據是低位。lOGbit/s的串行數據由Serdes(串行器/解串器)按照高低位順序變換成16路644. 53Mbit/s的數據，分別進入16個收發器，比如先發送的第I個bit進入到了第二個收發器，那麼緊接著的第2個bit進入第三個收發器，依次類推，第16個bit進入第一個收發器，第17個bit進入第二個收發器，第18個bit進入第三個收發器，第32個bit進入第一個收發器，循環往復。上個問題說到，每個收發器輸出16bit，實際上含有2個bit的接收數據，因為每8位是重複的，16個收發器共輸出16*16bit數據，實際上含有16*16/8=32個接收數據。而這32bit的數據是由高低位的，按照上面的例子，第二個收發器輸出的16bit數據，前8位代表一個相同的bit，是最高位，第三個收發器輸出的16bit數據，前8位代表一個相同的bit，是第二位，依次類推，第二個收發器輸出的16bit數據，後8位代表一個相同的bit，是第17位，第一個收發器輸出的16bit數據，後8位代表一個相同的bit，是第32位，因此按高地位順序組成了 32bit的數據，速率為 644. 53/2=322. 265Mbit/s。接下來需要再進行32:66路的變換。在FIFO設計中，採用桌球操作，即開闢兩塊數據緩存區，每塊緩衝區的容量為1056bit，數據完全存入和完全讀取需要33個寫周期和16個讀周期。能夠在同一時間完全存滿並讀空，緩存器需要最小的容量為1056bit。如圖2，假定兩塊數據緩存區分別為RO和Rl，分別配置指示指針PO和Pl。假定在第N輪的33個寫周期內，數據將存入R0，PO在前32個周期內為『0』，在第33個周期寫滿時，跳變為『I』，準備轉入對Rl的寫操作，在這一輪對RO進行數據存入的同時，對Rl進行數據讀取操作，即16個讀周期內，將之前存入Rl的數據全部讀空，Pl在前15個周期內為『I』，在第16個周期讀空時，跳變為『0』，準備對RO進行數據讀取操作。那麼在第N+1輪時，將對RO進行讀操作，而對Rl進行寫操作，如此往復。需要注意的是，由於讀和寫的速率不同，因而需要採用兩個指針分別在讀時鐘域和寫時鐘域進行寄存區的控制，即指針只是用於寄存區的選取。這樣，就能滿 足在同一段時間內，數據既能完全寫入而不會發生覆蓋，又能滿足完全讀出而不會發生丟失。為了能夠降低亞穩態發生的概率，得到穩定的數據輸出，可以在讀取時採用雙鎖存同步器設計。二、收發器高速同步設計在運用GTX Transceiver進行16:32路變換時，由於每個通道在收發器互連、時鐘再生和數據接收延遲上各不相同，會使輸出的數據產生「錯位」的情況。Xilinx Virtex5系列Rocket I/O模塊的IP核提供了通道綁定預解決方案，經過Rocket I/O內部數據緩衝、通道預綁定處理、時鐘修正，各個通道理論上是可以進行同步輸出的。但由於硬體高頻時鐘電路的不穩定以及時鐘漂移等不確定因素，在實際工程應用中還是會發生格式錯位、通道之間不同步的現象。另外，接收端所接收到的16路數據分別進入16個收發器，由於有效數據前會有一些無效數據O的填充，所以有效數據起始位置進入哪個收發器也是不確定的。針對以上提出的收發器輸出數據不同步以及數據起始位置不確定兩個問題，提出了有效的解決方案。在接收端指定有效數據起始位置進入的通道為主通道，其餘通道都稱之為從通道。對主通道單獨設置一個特殊的序列，稱為sync I，對所有的從通道設置一個相同的序列，稱為sync2 (sync2與syncl不同)，這些序列都是在發送端發送數據流的時候加進去的，統稱為同步序列(synchronic sequence)。無論主通道還是從通道,在輸出數據流時都可獨立地檢測同步序列，進而鎖定本通道緩存中接收到有效數據的位置。具體實現方案如下設定主通道同步序列syncl〈= 「00001111000011110000000011111111」，從通道同步序列 sync2〈= 「00000000111111110000000011111111」。第一步在接收端，16個收發器分別將輸出的數據進行緩存、移位。見圖3。每個收發器在一個周期輸出2個bit，分別進入16個緩存器(每個緩存器的容量均為50bit)，每個周期整體向右移位2個bit。第二步對16路緩存的數據，獨立的檢測同步序列syncl，檢測到syncl之後，即找到了主通道，使有效指示信號first_valid為高，並將主通道的有效數據進行緩存。1.將每個緩存器的(49:18位)和(48:17位)分別和synl進行異或，得到distancei_l 和 dis tancei_2,並分別計算其碼重 disai, disbi ;見圖 4。主通道輸出的數據是有效數據的起始端，是整體數據的最高位，把16個收發器輸出的數據按照高低位排序，組成32位的數據。檢測主通道的方法在於主通道的同步頭和其它通道的同步頭不一樣(同步頭是在發送斷髮送數據時加上的)，而且是對每個收發器分別進行檢測的。每個收發器一個周期輸出2bit實際的數據，將其緩存到容量為50bit的寄存器的最高兩位，每個周期依次向後移位。由於設置的同步頭syncl和sync2都是32位的，因此要和寄存器中最高的32位進行比較。有效數據前會有一些無效的比特『0』數據，即使是主通道出來的16bit數據也不一定全是有效數據，所以每個收發器輸出的2bit實際的數據，有可能第一個比特就是有效數據起始端，也有可能第二個比特是有效數據起始端，同步頭的長度為32位。2.將disai，disbi分別與3進行比較。若disai〈3，則主通道有效數據起始位置cnts<=44 ;若disbi〈3,則cnts〈=43 (這裡假設從異或到計算碼距和比較總共用了 3個周期，如果大於3個周期，cnts的值也會變化)。兩種情況下均使主收發器標號為s，first,valid=，I，，valid (s)〈=，I，，這裡同步頭設置的是syncK= ^00001111000011110000000011111111sync2<= 「00000000111111110000000011111111，，考慮到數據在光纖中傳輸會產生錯誤，在錯誤率小於3bit/32bit的條件下，將每個收發器收到的數據分別和同步頭syncl進行異或，為的是比較和同步頭的碼距，如果大於3，就一直檢測，如果小於3，那麼檢測到的收發器就是主通道。有且僅有一個收發器是主通道，因為只有一個收發器的同步頭是syncl，其它收發器的同步頭都是sync2。3.在first_valid=』 I』的條件下，將主通道的有效數據輸出進行緩存、移位。第三步各從通道依據主通道的有效指示信號分別檢測同步序列sync2，各從通道檢測到同步序列sync2之後，分別使從通道的有效數據指示信號valid(i)為1，其中，i=l, 2, · · · 15,並記錄first_valid為I時刻與valid(i)為I時刻之間的主從周期數cnt(i)，同時分別將各個從通道的有效數據進行緩存。見圖4。1.在 first_valid〈=』 I，and valid(i) O，條件下，將每個緩存器的(37:6 位)和(36:5位)分別和synl進行異或,得到distancei_l和distancei_2,並分別計算其碼重disai, disbi ；2.將disai，disbi分別與3進行比較。若disai〈3，則從通道有效數據起始位置pnti〈=30 ;若 disbi〈3，則 pnti〈=29 ;兩種情況下均使 valid(i)〈=』 I，；3.在valid(i)〈=』 I』的條件下，將各個從通道的有效數據分別進行緩存(緩存器的容量為20bit)，並且每個周期整體向右移位2個bit。第四步根據各個從通道的cnt(i)，鎖定各個從通道有效數據的位置，輸出有效數據，從而實現同步。見圖5。將各收發器有效數據緩存並鎖定同步位置之後，即可進行16:32路的轉換。令s表示有效數據起始位置所進入的收發器的標號，從該收發器輸出的數據為接收數據的起始端，每個周期輸出2個bit數據，分別是32路數據的第O位和第16位。第((s+l)modl6)個收發器輸出的2個bit數據，分別是32路數據的第I位和第17位。依次類推，第((s+15)modl6)個收發器輸出的2個bit數據分別是32路數據的第15位和第31位。輸出32路數據之後便可進行32:66路的變換。本發明通過主通道同步序列和從通道同步序列分別對主通道的有效信號和從通道的有效信號進行定位，從而確定了信號的有效數據的起始通道，並按照主從周期對主通道有效信號和從通道有效信號進行排序，使得在接收端的信號和發送端發送的信號達到了完全同步，避免了由於硬體高頻時鐘電路的不穩定及時鐘漂移造成的信號不同步；實現了16:66路信號的快速同步變換。本發明實現了 10GEP0N接收端PCS層16:66路速率變換；解決了各個收發器時序上輸出不 同步的問題；找到了有效數據起始端，實現了 66路數據的高速同步。以上實施方式僅用於說明本發明，而並非對本發明的限制，有關技術領域的普通技術人員，在不脫離本發明的精神和範圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬於本發明的範疇，本發明的專利保護範圍應由權利要求限定。
權利要求
1.一種16:66路信號變換及並行同步檢測方法，其特徵是，該方法包括以下步驟51:將發送端發送的16路信號經接收端轉換為同步的32路信號；52:將32路信號轉換為66路信號。
2.根據權利要求1所述的方法，其特徵是，所述步驟SI具體為511:將發送端發送的16路信號發送到接收端的16個收發器中；512:將所述16個收發器輸出的數據進行緩存和移位操作；513:檢測所述緩存和移位操作後的16路信號中的主通道同步序列，通過所述同步序列找到主通道和從通道，標記所述主通道的有效指示信號和主通道有效信號時刻，根據所述主通道的有效指示信號將主通道的有效數據進行緩存；514:通過所述主通道的有效指示信號檢測從通道同步序列，進而得到從通道的有效指示信號和從通道有效信號時刻，根據所述從通道的有效指示信號將從通道的有效信號進行緩存，標記所述主通道有效信號時刻和所述從通道有效信號時刻之間的時間段為主從周期；S15:根據所述主從周期對主通道的有效信號和從通道的有效信號進行排序，得到同步後的有效信號序列；S16 :接收端每個周期輸出2個bit的有效信號序列，實現16路信號轉換為同步的32路信號。
3.根據權利要求2所述的方法，其特徵是，所述緩存和移位操作具體為每個所述收發器每個周期向16個緩存器分別輸出2個bit信號，所述緩存器每個周期整體向右移動2個bit。
4.根據權利要求2所述的方法，其特徵是，所述緩存器的容量為50bit。
5.根據權利要求2所述的方法，其特徵是，所述發送端發送的16路信號的速度為 644.53Mbit/s。
6.根據權利要求2所述的方法，其特徵是，所述收發器的線速度為5.15625Gbit/s。
全文摘要
本發明公開了通信技術領域中的一種16:66路信號變換及並行同步檢測方法。本發明先將發送端發送的16路信號經接收端轉換為同步的32路信號；然後將32路信號轉換為66路信號。本發明通過主通道同步序列和從通道同步序列分別對主通道的有效信號和從通道的有效信號進行定位，從而確定了信號的有效數據的起始通道，並按照主從周期對主通道有效信號和從通道有效信號進行排序，使得在接收端的信號和發送端發送的信號達到了完全同步，避免了由於硬體高頻時鐘電路的不穩定及時鐘漂移造成的信號不同步；實現了16:66路信號的快速同步變換。
文檔編號H04B17/00GK103051440SQ201210564649
公開日2013年4月17日 申請日期2012年12月21日 優先權日2012年12月21日
發明者張民, 李啟旺, 王焱紅, 韓衛平 申請人:北京郵電大學