一種硬體實時容錯的動態局部可重構系統的製作方法

2023-06-24 02:59:31

專利名稱：：一種硬體實時容錯的動態局部可重構系統的製作方法
技術領域：
：本發明屬於電子
技術領域：
，涉及現場可編程門陣列可重構技術，具體涉及一種硬體實時容錯的動態局部可重構系統。
背景技術：
：近年來，現場可編程門陣列(FPGA)的基本結構以及規模已經發生了很大變化，它因為兼具通用處理器的靈活性和ASIC的高性能，越來越成為嵌入式開發的首選平臺。目前，在FPGA動態可重構技術原理的基礎上，針對可重構系統的容錯處理有專門的研究，主要分為硬體容錯和軟體容錯，然而基於動態部分可重構的硬體容錯技術具有廣泛的應用前景，在複雜的、惡劣的、人為難以檢測控制的環境及應用領域中具有重要的意義和實際價值。FPGA的資源利用是有限的，一般利用70%就很難再提高了，隨著嵌入式應用設計的規模越來越大，現有的FPGA硬體資源已經很難滿足超大型設計所需的硬體資源，怎麼去充分利用冗餘的硬體資源作為容錯備份資源，滿足大型應用中的硬體容錯面臨著挑戰。傳統的嵌入式系統的硬體電路是固定的，實現的功能單元不可能現場改變，這樣架構的系統因局部功能單元出現問題就會使整個系統癱瘓，在硬體回收和維修成本高且空間輻射或環境溫度惡劣的宇航，深海等領域使用極不適合，這樣就需要一種自容錯硬體系統來適應特殊的環境。當前的可重構容錯系統大都採用靜態全局可重構方法實現，但基於這種技術的容錯系統在容錯配置過程中時要求系統停止工作，從而大大降低了系統性能和靈活性，即只能對整個FPGA進行重新配置才能改變運行邏輯，系統運行中可重構部分僅僅被配置一次，或FPGA的部分邏輯單元正在運行的同時，在重配置中會影響其他正在運行的邏輯模塊，基於這種技術的容錯系統在容錯處理時不能保證整個系統的正常工作，並且是針對非實時系統提出的離線或在線故障檢測，也不能保證硬體容錯處理任務實時性。由於以上這些方面的限制，存在著這樣的問題1、FPGA晶片冗餘資源沒有得到充分利用，硬體資源利用率低，功耗大，從根本上無法解決FPGA部分資源重複利用的瓶頸。2、在惡劣條件下的硬體回收和維修及大規模硬體設備更新換代中成本高、周期大，以至在某種情況下根本不可能實現。3無法保證在容錯處理的過程中使整個系統正常工作，也不能保持實時性。
發明內容本發明的目的是針對上述問題及現有的技術的不足，提供了一種硬體實時容錯的動態局部可重構系統。本發明為了達到上述的目的，採用的技術方案為—種硬體實時容錯的動態局部可重構系統包括硬體全局靜態區和兩個硬體動態局部重配置區(其中任意一個選為容錯備份區)，硬體全局靜態區包括處理器系統、時鐘管理模塊、實時檢錯跟蹤硬體可重構模塊的決策器、顯示控制模塊和顯示模塊；每個硬體動態局部重配置區為具有配置相同功能的局部可重構模塊(PRM)。所述的處理器系統包括移植了實時作業系統的RSIC嵌入式中央處理器、存儲模塊，利用CoreConnect總線技術與RISC中央處理器相連的外部中斷控制模塊、內部控制接口配置模塊(冊ICAP)、串口UART模塊和總線宏模塊。所述的RSIC嵌入式中央處理器是嵌入到FPGA上的硬核處理器，用於超時容錯控制、外部存儲器CompactFlash上的重構比特流任務的調度和管理；所述的存儲模塊用來存儲軟體的啟動引導程序和可執行二進位文件(.elf);所述的外部中斷控制模塊和UART模塊是常用的IP核模塊，外部中斷控制模塊和UART模塊都作為RSIC嵌入式中央處理器的外設，外部中斷控制模塊用於觸發關鍵中斷IRQ或為實時作業系統提供時間片，UART模塊用於輸入輸出終端的顯示；所述的內部控制接口配置模塊(HWICAP)用於從外部存儲器中讀取容錯硬體比特流任務以及實現硬體比特流的配置；所述的總線宏模塊用於實現靜態區域和動態區域之間的通信；所述的實時檢錯跟蹤硬體可重構模塊的決策器根據可重構模塊內的相關信號變量的檢測來做出局部重配置的決策並通知處理器是否進行硬體容錯，決策的方法為利用判斷通道可能的結果或超時進行容錯；所述的實時檢錯跟蹤硬體可重構模塊的決策器、內部控制接口配置模塊和局部可重構模塊是整個系統的核心模塊。利用本發明實現的動態部分可重構實時硬體容錯系統在FPGA晶片中實現了兩個可重構區，每個可重構區可對應多個可重構模塊，最終使用戶可以對晶片的部分電路結構進行現場硬體編程和軟體編程，實現可重構區硬體的實時容錯，具有實時性、易於產品的更新升級、適合惡劣環境下工作及延長系統的生命周期的作用。本發明適用於電力，宇航電子系統，工控，網絡重構容錯和硬體的更新換代等領域，是針對FPGA冗餘硬體資源有效重複利用，提高硬體生命周期，具備部分功能模塊實時跟蹤檢錯的部分硬體容錯調度系統。圖1為本發明的結構示意圖；圖2為基於EDK的處理器系統結構示意圖；圖3為動態局部可重構硬體設計流程圖；圖4為決策器的連線圖；圖5為作業系統軟體設計流程圖；圖6為容錯執行流程圖；圖7為軟硬體合併流程圖；圖8為晶片結構及FPGA布局示意圖。具體實施例方式下面結合附圖對本發明作進一步說明。本實施例是在Xilinx的Virtex-IIPro平臺的XC2VP30FPGA上開發和設計的。Virtex-IIPro平臺支持部分動態可重構且其FPGA內部內嵌了兩個IBM的具有5級標準流水線結構的Powerpc405RSIC處理器，PowerPC處理器支持IBM開發的CoreConnect總線標準技術。利用CoreConct總線標準技術使多個IPCore連起來成為可能，使基於S0PC的動態部分可重構系統設計和應用更加的容易，系統的外設IP核可以重複的利用，這也加速了系統設計和應用產品面世的周期，大大節省了人力資源和開發成本。CoreCo皿ect總線規範包含三種總線架構和兩個轉化橋連，分別是PLB總線(ProcessorLocalBus,即處理器本地總線)、OPB總線(On-chipPeripheralBus,即片上外設總線)、DRC總線(DeviceControlRegisterBus,即設備控制寄存器總線)及PLB20PBBridge和0PB2DCRBridge。本實施例的動態局部可重構系統，利用了FPGA內部嵌入內核PowerPC,僅支持PLB總線架構，將高性能的RISC處理器、內存控制器、高速外圍設備等掛在PLB總線上，低速的外圍設備如UART模塊等用掛在OPB總線上，兩種總線直接利用PLB20PB總線橋進行通信。可重構模塊可以是用戶自定義的底層邏輯模塊(簡單控制功能模塊)，也可以是用戶定製的IP核(算術運算核，FFT核)，或者現有外圍設備的IP核。根據跟蹤檢測可重構區的決策器來判斷是否將可重構模塊配置到另一個備份的可重構區，如利用簡單的可重構區輸出口可能的結果判斷錯誤和在10個輸出周期內數據不發生改變就重配置(也可以因應用的複雜程度不同使用複雜決策算法)。可重構區的配置資源可根據特定使用來設計，本發明使用的可重構區是一個簡單的顯示控制通道，兩個可重構區域是在是不變的(即其面積，邊界是固定不變的)，配置在可重構區的資源是可重構模塊所有，可以被重新配置，可重構區與靜態區(或BASE區，或叫fixed區)通信必須要通過總線宏來實現，總線宏的布局跨越可重構區和靜態區的邊界，對於不同的晶片需選擇不同類型的總線宏。本實施例是在Xilinx的Virtex-IIPro平臺的XC2VP30FPGA上開發和設計完成的。如圖l所示一種硬體實時容錯的動態局部可重構系統包括硬體全局靜態區和兩個硬體動態局部重配置區(如圖1中的虛線選定的範圍)，硬體全局靜態區包括處理器系統、時鐘管理模塊、實時檢錯跟蹤硬體可重構模塊的決策器、顯示控制模塊和顯示模塊；每個硬體動態局部重配置區為具有配置相同功能的局部可重構模塊(PRM)。處理器系統包括移植了實時作業系統的RSIC嵌入式中央處理器、存儲模塊，利用CoreConnect總線技術與RISC中央處理器相連的外部中斷控制模塊、內部控制接口配置模塊(HWICAP)、串口UART模塊和總線宏模塊。RSIC嵌入式中央處理器是嵌入到FPGA上的硬核處理器，超時容錯控制、外部存儲器CompactFlash上的重構比特流任務的調度和管理；存儲模塊用來存儲軟體的啟動引導程序和可執行二進位文件(.elf);外部中斷控制模塊和UART模塊是常用的IP核模塊，外部中斷控制模塊和UART模塊都作為RSIC嵌入式中央處理器的外設，外部中斷控制模塊用於觸發關鍵中斷IRQ或為實時作業系統提供時間片，UART模塊用於輸入輸出終端的顯示；內部控制接口配置模塊(HWICAP)用於從外部存儲器中讀取容錯硬體比特流以及實現硬體比特流的配置；總線宏模塊用於實現靜態區域和動態區域之間的通信；實時檢錯跟蹤硬體可重構模塊的決策器根據可重構模塊內的相關信號變量的檢測來做出局部重配置的決策並通知處理器是否進行硬體容錯，決策的方法為利用判斷通道可能的結果或超時進行容錯；5實時檢錯跟蹤硬體可重構模塊的決策器、內部控制接口配置模塊和局部可重構模塊是整個系統的核心模塊。本實施例使用的開發工具EDK9.li，ISE9.1.02i_PR10，PlanAheadlO.l.modelsimSEv6.2b及串口調試助手。具體實施步驟及說明1、利用EDK9.li設計處理器系統如圖2所示處理器硬體系統是基於可重複利用的IP核思想設計的，處理器選FPGA內嵌的PowerPC405處理器。基於XUPXC2VP30板級設計的IP核包括PLB—v34總線核(硬體版本1.02.a)、0PB_v20總線核(硬體版本1.10.a)，JTAG核(硬體版本2.00.a，軟體驅動版本1.00.a)、PLB20PBbridge核(硬體版本1.01.a，軟體驅動版本1.00.a)、OPB_SYSTEMACE核(硬體版本，1.00.c，軟體驅動版本1.01.a)、PLB—BRAM控制器核(硬體版本1.00.b，軟體驅動版本l.00.a)、GPIO核(硬體版本3.01.b，軟體驅動版本2.01.a)、OPBJWICAP核(硬體版本1.00.b，軟體驅動版本1.00.c)、OPB_INTC中斷控制器核(硬體版本1.00.c，軟體驅動版本1.00.c)、OPB_UARTLITE串口通信核(硬體版本1.00.b，軟體驅動版本1.02.a)。地址分配PLB_BRAM模塊選擇128K，必須包含最大的地址OXFFFFFFFF;PLB20PBbridge核地址選擇是PLB地址的一部分，但與OPB總線相連接的外圍設備IP核地址必須包含在PLB20PBbridge地址中。2、總體動態部分可重構流程硬體系統流程1)如圖3所示編寫頂層模塊及相關子模塊的底層硬體代碼並進行綜合，生成top.ngc，rm.ngc及處理器系統模塊，決策器模塊，顯示控制器子模塊網表文件(.ngc)。上述的.ngc文件都是在ISE9.1.021中生成的，各子模塊必須以黑盒子的形式在頂層模塊中實例化；所有的子模塊都不需要加入1/0緩衝器，DCM實例在頂層模塊中，不能實例在處理器系統牛莫塊中；總線宏選擇busmacro_xc2vp_12r_async_enable_narrow.nmc禾口busmacro—xc2Vp_12r_async_enable_narrow.nmc。編寫頂層模塊的約束文件，只對引腳以及全局時序進行約束，其他的面積約束等在PlanAhead中進行如圖4所示，總線宏為異步可使能控制的，可重構區輸入為GPI0輸出口，同時GPI0_d_out控制總線宏的使能；可重構區的一部分輸出口與跟蹤檢測容錯決策器相連，另一部分與現實終端LED相連，決策器是同步模塊(即由時鐘控制的模塊)，決策器的決策標誌位與gpio的輸入口相連(也可以和PowerPC的IRQ中斷口相連，具有高度的實時性)，用於通知處理器是否對當前重構區的重構模塊進行重構。所示的實時跟蹤檢測容錯決策器為靜態子模塊，在部分重配置時不發生改變且能正常運行。2)如圖示3所示，將上一步產生的.ngc文件和.ucf文件導入PlanAHead中進行EAPR設計，並產生比特流，設計流程如圖3所示。EAPR設計完全可以在圖形化界面工具的PlanAhead中完成，這相對與以前的基於比特流、基於差異的設計方法有很大改進且方便直觀。具體步驟分為初始預算，AG約束，子模塊激活，PlanAhead中調用ISE後臺工具進行映射和布局布線，DCR檢測，裝配合併比特流。根據以上操作後生成了上電靜態全局比特流static_full.bit和RM_n.bit及一個空白清除比特流Blank,bit.3、UC0S-II實時系統的移植及應用程式的設計UcOS-II是實時的搶佔式的嵌入式作業系統，由於源碼公開，大部分用C語言編寫(一小部分用彙編語言編寫)且系統小等優點，很方便用在嵌入式系統的開發上。Ucos-II在PowerPC405上的移植，修改與處理器相關的代碼0S_CPU.H，0S_CPU_A.ASM,S_CPU_C.C。相應的修改的函數為OSTaskStklnit，OSStartHighRDY，OSCtxSWOSIntCtxSW，OSTickISR。如圖5所示為作業系統的整體設計流程圖，最後編譯生成可執行文件executable,elf。如圖6所示為容錯執行流程圖。處理器在檢測到決策器的重配置標誌位後就對存放在CF卡中的部分比特流進行讀取配置。具體步驟啟動配置任務，總線宏使能，掃描或中斷讀取決策器的決策標誌位(標誌位為l，關閉總線宏使能，處理器從CF卡中讀相關比特流文件進行配置)，使能總線宏，掛起當前的配置任務，運行其他任務線程。4、合併軟硬體比特流在以上步驟中根據設計產生的硬體上電全局靜態比特流文件static—full.bit和軟體可執行文件executable,elf合併生成軟硬體合併的組合文件download,bit(或.ace文件).具體步驟如圖7所示，可用圖形化界面實現也可以在EDKshell中用命令來實現。生成download,bit文件命令data2mem_bmimplementation/system_stub_bd_btimplementation/static—full,bit_bdTestApp/executable.elftagppc405_0_obimplementation/download,bit生成system,ace文件的命令-jprog—targetppc_hw_hwimplementation/download,bit-elfTestApp/executable.elf—boarduser_configdevicedevicenr1idcode0xl27e093irlength14partnamexc2vp30一debugdevicedevicenr1cp皿r1_acesystem,ace以上的system.ace在FAT16的CF卡中被默認直接上電加載。其中static_full.bit中只包括硬體流，download,bit包括硬體比特流和軟體比特流。5、設計確認和下載測試將生成的system,ace文件和生成的部分比特流文件放在CF卡中，上電測試。實驗表明所移植了ucos-II且基於FPGA的動態可重構技術方法設計的容錯系統具有高效的容錯特性，且具有較高的實時性。圖8為設計的系統架構在FPGA晶片上的布局。權利要求一種硬體實時容錯的動態局部可重構系統，包括硬體全局靜態區和兩個硬體動態局部重配置區，其特徵在於硬體全局靜態區包括處理器系統、時鐘管理模塊、實時檢錯跟蹤硬體可重構模塊的決策器、顯示控制模塊和顯示模塊；每個硬體動態局部重配置區為具有配置相同功能的局部可重構模塊；所述的處理器系統包括移植了實時作業系統的RSIC嵌入式中央處理器、存儲模塊，利用CoreConnect總線技術與RISC中央處理器相連的外部中斷控制模塊、內部控制接口配置模塊、串口UART模塊和總線宏模塊；所述的RSIC嵌入式中央處理器是嵌入到FPGA上的硬核處理器，用於超時容錯控制、外部存儲器CompactFlash上的重構比特流任務的調度和管理；所述的存儲模塊用來存儲軟體的啟動引導程序和可執行二進位文件；所述的外部中斷控制模塊和UART模塊是常用的IP核模塊，外部中斷控制模塊和UART模塊都作為RSIC嵌入式中央處理器的外設，外部中斷控制模塊用於觸發關鍵中斷IRQ或為實時作業系統提供時間片，UART模塊用於輸入輸出終端的顯示；所述的內部控制接口配置模塊用於從外部存儲器中讀取容錯硬體比特流任務以及實現硬體比特流的配置；所述的總線宏模塊用於實現靜態區域和動態區域之間的通信；所述的實時檢錯跟蹤硬體可重構模塊的決策器根據可重構模塊內的相關信號變量的檢測來做出局部重配置的決策並通知處理器是否進行硬體容錯，決策的方法為利用判斷通道可能的結果或超時進行容錯；所述的實時檢錯跟蹤硬體可重構模塊的決策器、內部控制接口配置模塊和局部可重構模塊是整個系統的核心模塊。全文摘要本發明涉及一種硬體實時容錯的動態局部可重構系統。現有的晶片冗餘資源沒有得到充分利用，硬體資源利用率低、功耗大。本發明包括硬體全局靜態區和兩個硬體動態局部重配置區，硬體全局靜態區包括處理器系統、時鐘管理模塊、實時檢錯跟蹤硬體可重構模塊的決策器、顯示控制模塊和顯示模塊；每個硬體動態局部重配置區為具有配置相同功能的局部可重構模塊。本發明實現可重構區硬體的實時容錯，具有實時性、易於產品的更新升級、適合惡劣環境下工作及延長系統的生命周期的作用。文檔編號G06F11/00GK101788931SQ20101010522公開日2010年7月28日申請日期2010年1月29日優先權日2010年1月29日發明者張佳芳,戴國駿,薛剛剛,陳峰,高志剛申請人:杭州電子科技大學