分立柵快閃記憶體及其製造方法

2023-05-31 02:58:36

專利名稱：分立柵快閃記憶體及其製造方法
技術領域：
本發明涉及一種快閃記憶體，尤其涉及一種電荷陷阱單元(S0N0Q快閃記憶體及 其形成方法。
背景技術：
在目前的半導體產業中，集成電路產品主要可分為三大類型模擬電路、數字電路 和數/模混合電路，其中存儲器件是數字電路中的一個重要類型。而在存儲器件中，近年來 閃速存儲器(flash memory，簡稱快閃記憶體)的發展尤為迅速。快閃記憶體的主要特點是在不加電的情 況下能長期保持存儲的信息；且具有集成度高、存取速度快、易於擦除和重寫等優點，因而 在微機、自動化控制等多項領域得到了廣泛的應用。快閃記憶體的標準物理結構稱為存儲單元(bit)。存儲單元的結構與常規MOS電晶體 不同。常規的MOS電晶體的柵極(gate)和導電溝道間由柵極絕緣層隔開，一般為氧化層 (oxide)；而快閃記憶體在控制柵(CG control gate，相當於常規的MOS電晶體的柵極)與導電溝 道間還多了一層物質，稱之為浮柵(Refloating gate)。由於浮柵的存在，使快閃記憶體可以完 成三種基本操作模式即讀、寫、擦除。即便在沒有電源供給的情況下，浮柵的存在可以保 持存儲數據的完整性。圖1給出了一個現有的分立柵快閃記憶體的結構示意圖。每個存儲 單元包括一個存儲管10和與之相鄰的擦除柵20 (EG erasing gate)。圖1中主要包括兩 個存儲單元，這兩個存儲單元的存儲電晶體共用一個擦除柵20，所述存儲電晶體包括浮柵 11、控制柵13，所述浮柵11與控制柵13間具有層間絕緣層(未標記)；同時在控制柵13和 層間絕緣層兩側形成有側牆12，所述浮柵11靠近層間絕緣層的一側兩邊被刻掉部分，且所 述側牆12位於所述浮柵11的被刻掉的部分上。所述擦除柵20與浮柵11之間具有隧穿絕 緣層14。由於所述浮柵11的物理特性與結構，其可以儲存電荷，根據儲存電荷的情況，可 以通過在浮柵11上存在或者不存在電荷來表示二進位狀態。從而可以存儲一位二進位數 據。浮柵11中儲存電荷的狀態和其所代表的二進位數據(0或1)之間的對應關係可以有 不同的定義，一般而言，當浮柵11被注入負電子時，該位就由數字「1」被寫成「0」，這一過程 為寫入，也可稱為編程模式；相對的，當負電子從浮柵11中移走後，該位就由數字「0」變成 「1」，此過程稱為擦除。關於電子注入或擦除的技術在業界有許多探討，其中編程時通常採 用隧穿注入(channel hot injection)機理。在編程時，源極15接地，控制柵的電壓大於漏 極電壓時，浮柵11與導電溝道間氧化層的能帶會變窄，因此在導電溝道中的負電子會被加 速，能從溝道躍遷到浮柵11中，從而完成編程。擦除信息時通常運用i^owler-Nordheim(簡 寫F-N)隧道效應，此時控制柵13接地，擦除柵20加正電壓，電子由浮柵11隧穿至擦除柵 20，完成對浮柵11中電荷的擦除。現有的分立柵快閃記憶體中，結構較為複雜，影響器件按比例縮小，尤其進入 130nm特徵尺寸之後，器件結構的對準以及部分形成工藝難以實現，造成良品率或者器件性 能的下降。

發明內容
本發明解決的問題是提供一種新型的分立柵快閃記憶體，結構簡單，易於製造，與 CMOS工藝相兼容，滿足器件按比例縮小的需求。本發明提供的一種分立柵快閃記憶體，包括半導體襯底，所述半導體襯底具有第一表面區以及第二表面區；快快閃記憶體儲單元，所述快快閃記憶體儲單元包括位於半導體襯底表面、第一表面區以及第 二表面區之間的選擇柵；分別形成於選擇柵兩個相對應豎直側的第一絕緣側壁以及第二絕 緣側壁；覆蓋半導體襯底第一表面區以及第二表面區的隧穿氧化層；位於第一絕緣側壁外 側，且覆蓋第一表面區上隧穿氧化層部分表面的浮柵；覆蓋浮柵並與浮柵耦合的控制柵。可選的，所述隧道氧化層厚度不超過100埃。可選的，所述選擇柵底部的溝道寬度即第一表面區與第二表面區的間距不超過 0. 18微米。可選的，所述選擇柵的表面還形成有頂蓋絕緣保護層。所述頂蓋絕緣保護層厚度 不超過1000埃。可選的，所述第一絕緣側壁以及第二絕緣側壁的厚度不超過300埃。所述第一多 晶矽側壁以及第二多晶矽側壁的厚度不超過1000埃。進一步的，所述浮柵與控制柵之間還形成有耦合介質層。所述耦合介質層為ONO複合層。本發明還提供了一種分立柵快閃記憶體的製造方法，包括提供半導體襯底，所述半導體襯底具有第一表面以及第二表面；在半導體襯底表面、第一表面區以及第二表面區之間形成選擇柵；在選擇柵兩個相對應豎直側形成第一絕緣側壁以及第二絕緣側壁；在半導體襯底第一表面區以及第二表面區上形成隧穿氧化層；分別在第一絕緣側壁以及第二絕緣側壁外側形成第一多晶矽側壁以及第二多晶 矽側壁，所述第一多晶矽側壁以及第二多晶矽側壁分別覆蓋第一表面區以及第二表面區上 隧穿氧化層的部分表面；至少在第一多晶矽側壁以及第二多晶矽側壁表面覆蓋沉積抗反射層；在抗反射層表面形成掩膜層並曝光顯影形成開口，使得掩膜層至少覆蓋第一多晶 矽側壁，所述開口曝露出第二多晶矽側壁及其鄰近區域的；在開口內刻蝕去除抗反射層、第二多晶矽側壁直至露出隧穿氧化層；去除掩膜層以及剩餘的抗反射層；至少在第一多晶矽側壁的表面形成耦合介質層；至少在耦合介質層表面形成控制柵。可選的，所述隧道氧化層厚度不超過100埃。可選的，所述選擇柵底部的溝道寬度即第一表面區與第二表面區的間距不超過 0. 18微米。可選的，還包括在選擇柵表面形成頂蓋絕緣保護層。所述頂蓋絕緣保護層厚度不 超過1000埃。CN 102044545 A說明書3/6頁還包括在所述第一表面以及第二表面內進行離子注入，形成源、漏區。可選的，所述第一絕緣側壁以及第二絕緣側壁的厚度不超過300埃。可選的，所述第一多晶矽側壁以及第二多晶矽側壁的厚度不超過1000埃。可選的，還包括在第一多晶矽側壁以及第二多晶矽側壁中進行磷摻雜。可選的，所述抗反射層為無定形有機抗反射層。可選的，所述在開口內刻蝕去除抗反射層、第二多晶矽側壁，採用高選擇比的等離 子幹法刻蝕。所述等離子幹法刻蝕採用刻蝕劑為HBr。與現有的分立柵快閃記憶體相比，本發明節省了專用的擦除柵，結構以及讀寫操 作更為簡單，工藝易於實現，因而適於小尺寸下使用。


通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其他目 的、特徵和優勢將更加清晰。附圖中與現有技術相同的部件使用了相同的附圖標記。附圖 並未按比例繪製，重點在於示出本發明的主旨。在附圖中為清楚起見，放大了層和區域的尺 寸。圖1是現有的分立柵快閃記憶體剖面示意圖；圖2是本發明所述的分立柵快閃記憶體剖面示意圖；圖3是本發明所述分立柵快閃記憶體的製造方法示意圖；圖4至圖12是本發明分立柵快閃記憶體製造方法具體實施例示意圖。
具體實施例方式結合說明書附圖，對本發明所述快閃記憶體的具體實施例作詳細介紹。圖2為本發明提供的一種分立柵快閃記憶體剖面示意圖，僅為一個具體實施例， 並不限制本發明所述要求保護範圍，可以使用本領域技術人員熟知的技術等效替換，更改 其中的部分結構以及公知技術內容。如圖2所示，所述分立柵快閃記憶體包括半導體襯底110，所述半導體襯底具有第一表面區111以及第二表面區112。所述 在第一表面區111以及第二表面區112中，分別離子注入可形成相應的漏區或源區。快快閃記憶體儲單元100，所述快快閃記憶體儲單元100包括位於半導體襯底110表面、第一 表面區111以及第二表面區112之間的選擇柵101 ；分別形成於選擇柵101兩個相對豎直 側，且對應於第一表面區111、第二表面區112的第一絕緣側壁103以及第二絕緣側壁104 ； 覆蓋半導體襯底第一表面區111以及第二表面區112的隧穿氧化層105 ；位於第一絕緣側 壁103外側，切覆蓋第一表面區111上隧穿氧化層105部分表面的浮柵106 ；覆蓋浮柵106 並與之耦合的控制柵107。所述選擇柵101與半導體襯底110之間還應當形成有柵介質層102。而作為可選的 實施例，在選擇柵101的表面形成有頂蓋絕緣保護層108。所述浮柵106與控制柵107之間 還形成有耦合介質層109，作為可選的實施例，耦合介質層109可以是氧化矽-氮化矽-氧 化矽(ONO)複合層。進一步的，本發明所述的分立柵快閃記憶體還應當包括層間介質層、金屬互連線等常規結構，為簡化說明圖2中未有示出。將本發明所述分立柵快閃記憶體陣列化後，為集成需要，可以使得相鄰的存儲單 元之間共用第一表面區111以及第二表面區112內所形成的源區或漏區。而在存儲器的實 際工作過程中，僅有浮柵106底部的第一表面區111將被激活，通常所述第一表面區111內 離子注入後形成源區，為浮柵106的擦寫提供電子。本發明所述分立柵快閃記憶體的編程機制為源極熱電子注入(Source side hot electron injection)，而擦除機制為福勒-諾德海姆隧穿效應(F-N)。下面結合圖2分別 簡要說明其具體過程。在編程也即寫入操作時，通過選擇柵101選中存儲單元，選擇柵101上施加偏置電 壓，使得底部襯底100耗盡反型，形成反型層。在反型層與源區附近將產生並聚集大量熱電 子(具有較高能量的負電荷)，也即圖中第一表面區111左側靠近選擇柵101的部分。由於 隧穿氧化層105相對較薄能帶較窄，上述熱電子可能在選擇柵101與源區之間的電場作用 下，躍遷注入至浮柵106中，從而使得浮柵106內存儲電荷。從背景技術可知，EEPROM中存 儲數據的定義通過浮柵106內是否存儲電荷表徵，因此利用上述機制便完成了存儲器的寫 入操作。在擦除過程中，需要將浮柵106內存儲的電子釋放。此時通過對控制柵107施加 偏置電壓(正電壓)，使得控制柵107與源區(第一表面區111)之間形成電場，由於控制 柵107與浮柵106相耦合，在上述電場作用下，浮柵106內的電子將產生F-N隧道效應，隧 穿至控制柵107，從而通過字線等被釋放，利用上述機制完成對存儲器的擦除操作。從上述結構描述以及擦寫操作機制可知，本發明所述的分立柵快閃記憶體較現有 技術，在結構上節省了擦除柵，因而簡化了操作機制，另一方面結構更為簡單，易於陣列集 成以及器件按比例縮小，滿足小尺寸存儲器的需求。為製造上述分立柵快閃記憶體，本發明還提供了相應的製造方法，流程如圖3所 示，基本步驟包括Si、提供半導體襯底，所述半導體襯底具有第一表面區以及第二表面區。S2、在半導體襯底表面、第一表面區以及第二表面區之間形成選擇柵。其中，在形成選擇柵之前還需在襯底表面形成柵介質層。S3、在選擇柵兩個相對豎直側形成第一絕緣側壁以及第二絕緣側壁。S4、在半導體襯底第一表面區以及第二表面區上形成隧穿氧化層；此外作為可選 方案，可以在此步驟之前對第一表面區以及第二表面區進行離子注入以形成源/漏區。S5、分別在第一絕緣側壁以及第二絕緣側壁外側形成第一多晶矽側壁以及第二多 晶矽側壁，所述第一多晶矽側壁以及第二多晶矽側壁分別覆蓋第一表面區以及第二表面區 上隧穿氧化層的部分表面。S6、至少在第一多晶矽側壁以及第二多晶矽側壁表面覆蓋沉積抗反射層。S7、在抗反射層表面形成掩膜層並曝光顯影形成開口，使得掩膜層至少覆蓋第一 多晶矽側壁，所述開口曝露出第二多晶矽側壁及其鄰近區域的。S8、在開口內刻蝕去除抗反射層、第二多晶矽側壁直至露出隧穿氧化層；其中，在刻蝕去除抗反射層以及第二多晶矽側壁時需要採用高選擇比的等離子幹 法刻蝕，以避免氧化層被刻蝕。
S9、去除掩膜層以及剩餘的抗反射層。S10、至少在第一多晶矽側壁的表面形成耦合介質層，至少在耦合介質層表面形成 控制柵。下面結合具體實施例，對本發明所述分立柵快閃記憶體的製造方法，做詳細介紹。 圖4至圖12為本發明所述製造方法的一個具體實施例示意圖。如圖4所示，首先提供一個半導體襯底110，所述半導體襯底110上具有第一表面 區111以及第二表面區112。其中，其中第一表面區111以及第二表面區112，分別作為形成源區或者漏區時， 離子注入的區域。作為優選方案，所述第一表面區111與第二表面區112的間距，也即後續 形成的選擇柵底部的溝道寬度，不超過0. 18微米。如圖5所示，在半導體襯底110的表面，第一表面區111以及第二表面區112之 間，依次形成柵介質層102、柵介質層102表面的選擇柵101以及選擇柵101表面的頂蓋絕 緣保護層108。其中，柵介質層可以為氧化矽、氮氧化矽、氮化矽等，選擇柵101可以為多晶矽、單 晶矽等，頂蓋絕緣保護層108可以為氧化矽，上述各層均可以通過化學氣相沉積CVD形成。 作為優選實施例頂蓋絕緣保護層108的厚度不超過1000埃。如圖6所示，分別在選擇柵101的兩對應豎直側，對應第一表面區域111、第二表面 區域112，形成第一絕緣側壁103以及第二絕緣側壁104。所述第一絕緣側壁103以及第二絕緣側壁104可以為氧化矽，可以是單一層，也可 以是多層複合結構，可以通過高溫熱氧化法或者化學氣相沉積形成，厚度範圍為100埃至 400埃，較為優選的不超過300埃。如圖7所示，對第一表面區111以及第二表面區112進行離子注入，形成源區或漏 區。然後在所述第一表面區111以及第二表面區112上形成隧穿氧化層105。所述隧穿氧化層105為氧化矽，可以通過高溫熱氧化法或化學氣相沉積形成，作 為優選實施例，其厚度不超過100埃。如圖8所示，分別在第一絕緣側壁103以及第二絕緣側壁104外側形成第一多晶 矽側壁106以及第二多晶矽側壁106a，所述第一多晶矽側壁106以及第二多晶矽側壁106a 分別覆蓋第一表面區111以及第二表面區112上隧穿氧化層105的部分表面；其中，所述第一多晶矽側壁106以及第二多晶矽側壁106a通過化學氣相沉積，並 且進行磷摻雜，作為優選實施例，第一多晶矽側壁106以及第二多晶矽側壁106a的厚度不 超過1000埃，所述磷摻雜的劑量為1χΕ19個每立方釐米至1χΕ21個每立方釐米。如圖9所示，至少在第一多晶矽側壁106以及第二多晶矽側壁106a表面覆蓋沉積 抗反射層301 ；在本實施例中，所述抗反射層301為無定形有機抗反射層，可以採用美國布魯爾 科技公司生產的Ensemble Arc材料，沉積覆蓋於圖9所形成的半導體結構上，因此表面形 狀隨被沉積面而起伏。如圖10所示，在抗反射層301的表面形成掩膜層302，並曝光顯影形成開口 400， 使得掩膜層至少覆蓋第一多晶矽側壁106。所述開口 400內曝露出第二多晶矽層106a及其 鄰近區域。
本實施例中，所述掩膜層302採用美國歐姆-哈斯公司生產的EPIC 3200 深紫外 光光刻膠，覆蓋於第一多晶矽側壁106以及具有頂蓋絕緣保護層108保護的部分選擇柵101 表面，而無需精確對準，而開口對準第二多晶矽側壁106a以及相對應的第二表面區112。如圖11所示，在開口 400內刻蝕去除抗反射層301以及第二多晶矽側壁106a直 至露出隧穿氧化層105。其中，在刻蝕去除抗反射層301以及第二多晶矽側壁106a時需要採用高選擇比的 等離子幹法刻蝕，以避免氧化層被刻蝕。本實施例中，採用HBr作為等離子幹法刻蝕的刻蝕 劑量。在刻蝕過程中，抗反射層301最先被刻蝕去除完畢，而露出部分第二表面區112表面 的隧穿氧化層105，此時第二多晶矽側壁106a僅被刻蝕掉部分高度，由於HBr對氧化矽以 及多晶矽具有較高的刻蝕選擇比，因此氧化矽材質的隧穿氧化層105以及頂蓋絕緣保護層 108相比與第二多晶矽側壁106a，刻蝕速度可以忽略，最終剩餘的第二多晶矽側壁106a也 被刻蝕去除，而露出其底部的隧穿氧化層105。如圖12所示，去除掩膜層302以及剩餘的抗反射層301，然後至少在第一多晶矽柵 側壁106的表面形成耦合介質層109，在耦合介質層109的表面形成控制柵107。其中第一多晶矽柵側壁106作為存儲器的浮柵，與控制柵107耦合。所述耦合介 質層109可以是氧化矽-氮化矽-氧化矽(ONO)複合層，控制柵107可以為多晶矽，均可以 通過化學氣相沉積形成。除上述步驟之外，本發明實施例還應當包括形成層間介質層、金屬互連線、並進行 後端矽化絕緣等常規步驟，作為公知技術不再詳細

。本發明雖然以較佳實施例公開如上，但其並不是用來限定權利要求，任何本領域 技術人員在不脫離本發明的精神和範圍內，都可以做出可能的變動和修改，因此本發明的 保護範圍應當以本發明權利要求所界定的範圍為準。
權利要求
1.一種分立柵快閃記憶體，其特徵在於，包括半導體襯底，所述半導體襯底具有第一表面區以及第二表面區； 快快閃記憶體儲單元，所述快快閃記憶體儲單元包括位於半導體襯底表面、第一表面區以及第二表 面區之間的選擇柵；分別形成於選擇柵兩個相對豎直側，且對應於第一表面區、第二表面區 的第一絕緣側壁以及第二絕緣側壁；覆蓋半導體襯底第一表面區以及第二表面區的隧穿氧 化層；位於第一絕緣側壁外側，且覆蓋第一表面區上隧穿氧化層部分表面的浮柵；覆蓋浮 柵並與浮柵耦合的控制柵。
2.如權利要求1所述的製造方法，其特徵在於，所述隧道氧化層厚度不超過100埃。
3.如權利要求1所述的製造方法，其特徵在於，所述選擇柵底部的溝道寬度即第一表 面區與第二表面區的間距不超過0. 18微米。
4.如權利要求1所述的分立柵快閃記憶體，其特徵在於，所述選擇柵的表面還形成有 頂蓋絕緣保護層。
5.如權利要求4所述的製造方法，其特徵在於，所述頂蓋絕緣保護層厚度不超過1000埃。
6.如權利要求1所述的製造方法，其特徵在於，所述第一絕緣側壁以及第二絕緣側壁 的厚度不超過300埃。
7.如權利要求1所述的製造方法，其特徵在於，所述第一多晶矽側壁以及第二多晶矽 側壁的厚度不超過1000埃。
8.如權利要求1所述的分立柵快閃記憶體，其特徵在於，所述浮柵與控制柵之間還形 成有耦合介質層。
9.如權利要求8所述的分立柵快閃記憶體，其特徵在於，所述耦合介質層為ONO複合層。
10.一種分立柵快閃記憶體的製造方法，其特徵在於，包括 提供半導體襯底，所述半導體襯底具有第一表面以及第二表面； 在半導體襯底表面、第一表面區以及第二表面區之間形成選擇柵； 在選擇柵兩個相對應豎直側形成第一絕緣側壁以及第二絕緣側壁； 在半導體襯底第一表面區以及第二表面區上形成隧穿氧化層；分別在第一絕緣側壁以及第二絕緣側壁外側形成第一多晶矽側壁以及第二多晶矽側 壁，所述第一多晶矽側壁以及第二多晶矽側壁分別覆蓋第一表面區以及第二表面區上隧穿 氧化層的部分表面；至少在第一多晶矽側壁以及第二多晶矽側壁表面覆蓋沉積抗反射層； 在抗反射層表面形成掩膜層並曝光顯影形成開口，使得掩膜層至少覆蓋第一多晶矽側 壁，所述開口曝露出第二多晶矽側壁及其鄰近區域的；在開口內刻蝕去除抗反射層、第二多晶矽側壁直至露出隧穿氧化層；去除掩膜層以及剩餘的抗反射層；至少在第一多晶矽側壁的表面形成耦合介質層；至少在耦合介質層表面形成控制柵。
11.如權利要求10所述的製造方法，其特徵在於，所述隧道氧化層厚度不超過100埃。
12.如權利要求10所述的製造方法，其特徵在於，所述選擇柵底部的溝道寬度即第一表面區與第二表面區的間距不超過0. 18微米。
13.如權利要求10所述的製造方法，其特徵在於，還包括在選擇柵表面形成頂蓋絕緣 保護層。
14.如權利要求13所述的製造方法，其特徵在於，所述頂蓋絕緣保護層厚度不超過 1000 埃。
15.如權利要求10所述的製造方法，其特徵在於，還包括在第一表面區以及第二表面 區內離子注入形成源、漏區。
16.如權利要求10所述的製造方法，其特徵在於，所述第一絕緣側壁以及第二絕緣側 壁的厚度不超過300埃。
17.如權利要求10所述的製造方法，其特徵在於，所述第一多晶矽側壁以及第二多晶 矽側壁的厚度不超過1000埃。
18.如權利要求10所述的製造方法，其特徵在於，還包括在第一多晶矽側壁以及第二 多晶矽側壁中進行磷摻雜。
19.如權利要求10所述的製造方法，其特徵在於，所述抗反射層為無定形有機抗反射層。
20.如權利要求10所述的製造方法，其特徵在於，所述在開口內刻蝕去除抗反射層、第 二多晶矽側壁，採用高選擇比的等離子幹法刻蝕。
21.如權利要求20所述的製造方法，其特徵在於，所述等離子幹法刻蝕採用刻蝕劑為HBr。
全文摘要
一種分立柵快閃記憶體及其製造方法，其中所述存儲器包括半導體襯底，所述半導體襯底具有第一表面區以及第二表面區；快快閃記憶體儲單元，所述快快閃記憶體儲單元包括位於半導體襯底表面、第一表面區以及第二表面區之間的選擇柵；分別形成於選擇柵兩個相對豎直側，且對應於第一表面區、第二表面區的第一絕緣側壁以及第二絕緣側壁；覆蓋半導體襯底第一表面區以及第二表面區的隧穿氧化層；位於第一絕緣側壁外側，且覆蓋第一表面區上隧穿氧化層部分表面的浮柵；覆蓋浮柵並與浮柵耦合的控制柵。與現有的分立柵快閃記憶體相比，本發明節省了專用的擦除柵，結構以及讀寫操作更為簡單，工藝易於實現，因而適於小尺寸下使用，滿足器件按比例縮小的需求。
文檔編號H01L21/8247GK102044545SQ20091019744
公開日2011年5月4日 申請日期2009年10月20日 優先權日2009年10月20日
發明者楊左婭, 楊芸, 洪中山, 金達, 陸維 申請人:中芯國際集成電路製造(上海)有限公司