一種低功耗RSSI數字ADC電路設計的製作方法

2023-06-25 09:36:54 1

本發明屬於低功耗數字電路技術領域，具體提出一種低功耗RSSI數字ADC電路設計。

背景技術：
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無線傳感器節點之間的通信是由無線收發機實現的，其主要由基帶部分和射頻前端部分組成，而由射頻前端產生的功耗佔收發機的90％以上，因此射頻前端功耗設計對傳感器節點設計非常重要。因此低功耗設計成為無線收發機射頻前端設計的一個重要研究課題。

在不同的工作環境下，射頻接收機的天線接收到的有效信號功率和幹擾信號的功率是變化的。因此射頻接收機需要自動增益控制電路(AGC)對不同功率的信號放大，達到解調器量化和解調所需的最優功率，從而獲得最低的誤碼率。自動增益控制電路主要包括四個組成部分[2]：中頻放大器(PGA)；直流失調消除電路(DCOC)；數字能量檢測(RSSI)電路：主要包括RSSI模擬模塊電路部分及對模擬輸出進行數位化轉換的模數轉換器ADC部分；增益控制狀態機(Gain control state-machine)。數字RSSI電路作用是對中頻放大器接收到的信號的功率的大小進行感應和判斷，並提供反饋信息來調整中頻放大器的增益，從而使中頻放大器工作在正確的增益下。

數字RSSI電路在射頻接收機中是非常常見的模塊，屬於射頻前端電路設計，由於其功耗對整體電路功耗影響很大，因此本文提出一種低功耗的RSSI數字ADC電路設計。

技術實現要素：
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本發明的目的是提出一種低功耗的RSSI數字ADC電路設計。

本發明採用在SAR ADC電路設計，SAR ADC電路本身具有低功耗特點，同時，由於SAR ADC不存在匹配誤差方面的問題，電路解析度比較高，非常適合低功耗電路設計，其中對其電路功耗影響最大的是比較器模塊，其他電路模塊如採樣開關及數字控制模塊主要是開關電路，功耗很小，所以本文針對比較器電路進行了低功耗設計，選擇了動態比較器結構，由於其在不工作時的靜態功耗為0，所以能夠大大降低電路功耗。

本發明設計的逐次比較ADC電路圖如圖1所示。採用最常見的SAR ADC結構實現方法：電荷重分配結構，優點是精度高，沒有靜態偏置電流，功耗小，缺點是面積大，速度慢，對寄生電容敏感。此結構電路完成一次數模轉換過程如下：首先，對信號進行採樣、保持，之後進行逐次比較。

本發明電路的工作原理進行具體：採樣階段，此時關閉開關sample、B7-B0，斷開關A1、C7-C0，此時電路通過下極板對輸入信號進行下極板採樣。設電路下極板電壓為ViN，電路上級板電壓為VCOM；保持階段：首先，斷開開關sample和B7，同時關閉開關A1和C7，其餘關狀態保持不變；逐次比較階段，根據比較器的輸出結果，邏輯控制電路對電容陣列的開關進行逐步的調整，使電容上極板的電壓越來越接近比較器的共模電平，進而完成模數轉換。

附圖說明：

圖1為本發明的ADC電路結構圖。

圖2為本發明的動態比較器電路圖。

圖3為本發明的採樣開關電路圖。

圖4為本發明的邏輯控制模塊電路圖。

具體實施方式：

下面結合附圖和實例對本發明進行詳細描述。

在圖2為比較電路，由於比較器電路是SAR ADC設計中消耗功耗最多的一個模塊，所以本文設計中對 其進行了優化設計，採用了再生反饋性比較器結構。由於電路在不工作時，功耗為零，所以電路平均功耗較小。工作模式為當時鐘信號為低時，M14、M15導通，從而使M3、M4及其再生反饋環路M1、M2關斷，電路的輸出經過兩級反相器整形後為高電平，此時比較器處於不工作狀態，靜態功耗為零。當時鐘信號為高時，此時M5導通，相當於電流源，比較器電路對輸入差分對上的信號差進行放大及比較，並進行輸出。

圖3為採樣開關電路，由於採用普通開關時，柵到源、漏上的電壓會隨輸入電壓大小改變，所以本文採用自舉開關設計方法。此電路能夠使柵到源、漏的電壓差在開關管導通的時候為一個和採樣電壓大小無關的常數，保證了輸入信號的線性度。具體電路工作過程如下：時鐘信號為高電平時，整個開關相當於斷開狀態，此時電路對C3進行充電，當時鐘信號為低電平時，整個開關相當於導通狀態，此時M11的柵極電位通過C3進行充電，並處於高電平狀態，此時其柵極和源極電壓差為電源電壓，這也正是自舉電路的特點，然而由於寄生電容效應，開關M11的柵極和源極電壓差會略微低於為VDD。

圖4為邏輯控制模塊電路，本文逐次逼近邏輯控制電路是根據環形計數器原理設計的。在前兩個時鐘周期，電路進行採樣，到第三個時鐘周期時，電路採樣結束，此時進入保持模式，此時逐次比較，經過8個時鐘周期，將採樣信號轉換為數字輸出，並將其存儲於第二排觸發器中，整個過程需要10個時鐘周期。圖中第一排10個SR觸發器組成一個移位寄存器，第二排的9個SR觸發器組成一個數據寄存器，電路的輸出為D7-D0。其工作原理如下：首先，在啟動脈衝上升沿時，SRA-SRI全部被清零，時鐘CLK脈衝進入SRA-SRI移位寄存器，當第一個CLK脈衝作用時，移位寄存器此時置數QAQBQCQDQEQFQGQH＝011111111，由於QA為低電平，這時使SR0-SR8數據寄存器的最高位Q8置1，即Q8Q7Q6Q5Q4Q3Q2Q 1＝10000000，之後電容陣列將數字輸出轉換為模擬電壓，這裡設為V0，並將其送入動態比較器中與輸入電壓VIN比較，如果VIN＞V0，則比較器輸出為1，否則輸出為0，最後比較結果被送SR8-SR1的數據輸入端D7-D0。第二個脈衝到來後，SRA-SRI移位寄存器的QA變為1，同時數據寄存器的最高位向低位移動1位，Q7由0變1，這個跳變作為有效觸發信號加到SR8的CLK端，使第一次比較器的結果保存於Q8中，此時，由於其他SR觸發器無脈衝正跳沿，他們保持狀態不變，Q7變為1後，重複上述過程，建立新的轉換器數據，輸入電壓再與此時的VI相比較，比較結果在第三個時鐘脈衝作用下保存於Q7中，如此進行下去，最後電路輸出端D7-D0得到輸入電壓VIN相應的數字輸出量。