Soi/cmos集成電路輸出緩衝器的esd保護結構的製作方法

2023-06-14 20:24:16 1

專利名稱：Soi/cmos集成電路輸出緩衝器的esd保護結構的製作方法
技術領域：
本實用新型涉及一種S0I/CM0S集成電路輸出緩衝器的ESD保護結構， 屬於絕緣體上矽(SOI， silicon-on-insulator) CMOS工藝的SOI / CMOS 集成電路設計技術領域。
背景技術：
SOI/CMOS集成電路中元件的全介質隔離徹底消除了體矽電路的閂鎖 效應，同時具有寄生電容小、速度高、集成度高、工作溫度範圍廣、抗輻 照能力強等優勢，使其在空間輻射環境電子系統、強輻射環境戰略武器的 大規模集成電路中得到重點應用。但是，靜電放電(ESD， Electrostatic discharge)是影響SOI/CMOS集成電路可靠性的一個主要問題。由於製備 SOI/CMOS集成電路的材料、工藝與體矽電路不同，SOI材料的矽膜很薄， SOI器件埋氧層的低熱導率(比矽小兩個數量級)影響了保護器件的散熱， 使其對積蓄的ESD能量的耗散能力非常之低，僅為體矽電路的1%。因此基 於SOI/CMOS工藝技術加工的集成電路的靜電保護電路設計相比體矽電路 更難於實現，這是SOI/CMOS電路ESD水平難以提高的重要原因。
在已有技術中，如圖1所示SOI/CMOS集成電路輸出緩衝器的ESD保護 結構示意圖中，無論輸出埠對正電源VDD端(正、負脈衝)，還是輸出端 口對負電源GND端(正、負脈衝)都是採用單個SOI二極體與多級SOI二 極管串聯後再並聯方式連接，利用SOI 二極體在ESD應力條件下的正向偏 置導通提供靜電電流的洩放通路，從而起到電路輸出緩衝器不被ESD應力 損傷的作用。在SOI/CMOS集成電路輸出緩衝器中使用此SOI 二極體串聯結 構，為滿足電路常態工作時的漏電要求，至少需要十個或以上SOI二極體串 聯，這將導致此結構的ESD保護電路在整個電路佔用較大的版圖面積，同 時這種串聯SOI二極體結構的內阻難以控制，所以圖l所示的ESD保護結 構基本不具有實際工程應用的價值。 發明內容本實用新型的目的在於克服上述不足之處，提供一種結構簡單、版圖
面積小、使用方便，可以提高S0I/CM0S集成電路輸出引腳的ESD耐受水平， 使其達到2000v(HBM模型)或以上的S0I/CM0S集成電路輸出緩衝器的ESD 保護結構。
按照本實用新型提供的技術方案，其主要包括正電源VDD、負電源GND、 輸出壓焊點、電阻REs。、 P-型襯底柵控二極體D1(簡稱柵控二極體D1)、 N-型襯底柵控二極體D2 (簡稱柵控二極體D2)。後級驅動器件-增強型P溝道 MOS場效應管(簡稱PMOS管)源端通過半導體材料金屬鋁(簡稱金屬鋁)連 接正電源VDD，後級驅動器件-增強型N溝道MOS場效應管(簡稱麗OS管) 源端通過金屬鋁連接負電源GND; PMOS管漏端與NMOS管漏端通過金屬鋁連 接形成輸出連接端；正電源VDD通過金屬鋁連接柵控二極體D1的陰極，負 電源GND通過金屬鋁連接柵控二極體D2的陽極；柵控二極體Dl的陽極與 柵控二極體D2的陰極通過金屬鋁連接形成另一輸出連接端，連接端同時與 輸出緩衝器的輸出壓焊點通過金屬鋁連接；電阻resd—端通過金屬鋁與連 接端連接，另一端通過金屬鋁與另一連接端連接。
本實用新型與已有技術相比具有以下優點-
本實用新型結構簡單，在SOI/CMOS集成電路中佔用版圖面積小，使 用方便；使用後可以將S0I/CM0S集成電路輸出引腳的ESD耐受水平提高 至2000v(HBM模型)或以上水平，而沒有使用本ESD保護結構的S0I/CM0S 集成電路輸出引腳的ESD耐受水平僅僅在500v (HBM模型)左右。

圖1為已有技術中SOI集成電路輸出緩衝器的ESD保護結構示意圖。 圖2為本實用新型SOI集成電路輸出緩衝器的ESD保護結構示意圖。 圖3為本實用新型電阻Res。在SOI集成電路版圖中的應用示意圖。 圖4為本實用新型P-型襯底柵控二極體平面示意圖。 圖5為本實用新型P-型襯底柵控二極體剖面示意圖。 圖6為本實用新型N-型襯底柵控二極體平面示意圖。 圖7為本實用新型N-型襯底柵控二極體剖面示意圖。
圖8為本實用新型電阻ResD平面版圖示意圖。
具體實施方式
下面將結合附圖對本實用新型的實施進行進一步描述
如圖2、圖3所示，包括正電源VDD、負電源GND、輸出壓焊點、電阻 RESD、 P-型襯底柵控二極體Dl(簡稱柵控二極體Dl)、 N-型襯底柵控二極體 D2(簡稱柵控二極體D2)、增強型P溝道M0S場效應管(簡稱PM0S管)及增 強型N溝道M0S場效應管(簡稱麗0S管)等。
後級驅動器件-增強型P溝道M0S場效應管(簡稱PM0S管)源端通過半 導體材料金屬鋁(簡稱金屬鋁)連接正電源VDD，後級驅動器件-增強型N 溝道M0S場效應管(簡稱麗0S管)源端通過金屬鋁連接負電源GND; PM0S 管漏端與麗0S管漏端通過金屬鋁連接形成輸出連接端201;正電源VDD通 過金屬鋁連接柵控二極體Dl的陰極，負電源GND通過金屬鋁連接柵控二極 管D2的陽極;柵控二極體Dl的陽極與柵控二極體D2的陰極通過金屬鋁連 接形成另一輸出連接端202，連接端202同時與輸出緩衝器的輸出壓焊點 通過金屬鋁連接；電阻RESD—端通過金屬鋁與連接端201連接，另一端通 過金屬鋁與另一連接端202連接。
如圖4、圖5所示，所述P-型襯底柵控二極體包括N+擴散區1、 P+擴 散區2、 P-阱3、 P0LY柵4、 B0X埋氧層5、襯底6及sio2隔離島7。 P-阱 3位於N+擴散區1與P+擴散區2中間，BOX埋氧層5在SOI材料製備過程 中生長於襯底6之上，N+擴散區1、 P+擴散區2、 P-阱3及sio2隔離島7 通過S0I器件工藝製備技術形成在BOX埋氧層5之上；P0LY柵4在S0I器 件形成工藝過程中製作在P-阱3之上；Si02隔離島7包圍P+擴散區2。
如圖6、圖7所示，所述N-型襯底柵控二極體包括P+擴散區8、 N+擴 散區9、 N-阱10、 POLY柵ll、 B0X埋氧層12、襯底13及sio2隔離島14。 N-阱10位於P+擴散區8與N+擴散區9中間，BOX埋氧層12在S0I材料制 備過程中生長於襯底13之上，P+擴散區8、 N+擴散區9、 N-阱10及sio2 隔離島14通過S0I器件工藝製備技術形成在BOX埋氧層12之上；P0LY柵 11在S0I器件形成工藝過程中製作在N-阱10之上；Si02隔離島14包圍 N+擴散區9。
如圖8所示，包括電阻REs。15、接觸孔16及金屬鋁連線17等。所述電阻REs。15由多晶電阻或擴散電阻形成。電阻R^15兩端分別通過接觸孔 16與金屬鋁連線17連接。
本實用新型工作過程及工作原理
當ESD應力施加到輸出引腳上的時候，本實用新型利用電阻Res。可以 對超大靜電放電電流起到降壓、限流作用，阻止瞬間超大靜電放電電流作 用到輸出緩衝器中的驅動器件PMOS管及麗0S管上，用來減緩來自輸出緩 衝器輸出壓焊點的ESD應力對這些器件的作用強度，從而減少ESD應力對 它們的損傷，提高輸出引腳的ESD耐受水平。
電阻Resd由多晶電阻或擴散電阻(N+擴散/P+擴散)形成，電阻阻值控制 在20歐姆 2000歐姆範圍。
REs。電阻的平面圖如圖8。該電阻版圖繪製寬度要求》8微米，電阻版 圖繪製長度根據電阻值計算得到。電阻兩端使用的接觸孔大小尺寸為 0. 8umx0. 8um，每端至少使用4個接觸孔，再通過使用金屬鋁連線分別連接 至PMOS管、麗OS管輸出漏端和輸出緩衝器的輸出壓焊點。
權利要求1、一種SOI/CMOS集成電路輸出緩衝器的ESD保護結構，其特徵是增強型P溝道MOS場效應PMOS管源端通過半導體金屬鋁連接正電源(VDD)，增強型N溝道MOS場效應NMOS管源端通過半導體金屬鋁連接負電源(GND)；增強型P溝道MOS場效應PMOS管漏端與增強型N溝道MOS場效應NMOS管漏端通過金屬鋁連接形成輸出連接端(201)；正電源(VDD)通過金屬鋁連接P-型襯底柵控二極體(D1)的陰極，負電源(GND)通過金屬鋁連接N-型襯底柵控二極體(D2)的陽極；P-型襯底柵控二極體(D1)的陽極與N-型襯底柵控二極體(D2)的陰極通過金屬鋁連接形成另一輸出連接端(202)，連接端(202)同時與輸出緩衝器的輸出壓焊點通過金屬鋁連接；電阻(RESD)一端通過金屬鋁與連接端(201)連接，另一端通過金屬鋁與連接端(202)連接。
2、 根據權利要求1所述的S0I/CM0S集成電路輸出緩衝器的ESD保護 結構，其特徵是所述P-型襯底柵控二極體包括N+擴散區(1)、 P+擴散區(2)、 P-阱(3)、 P0LY柵(4)、 B0X埋氧層(5)、襯底(6)及sio2隔離 島(7)， P-阱(3)位於N+擴散區(1)與P+擴散區(2)中間，B0X埋氧 層(5)生長於襯底(6)之上，N+擴散區(1)、 P+擴散區(2)、 P-阱(3) 及sio2隔離島(7)形成在BOX埋氧層(5)之上；P0LY柵(4)在P-阱(3) 之上；Si02隔離島(7)包圍P+擴散區(2)。
3、 根據權利要求1所述的S0I/CM0S集成電路輸出緩衝器的ESD保護 結構，其特徵是所述N-型襯底柵控二極體包括P+擴散區(8)、 N+擴散區(9)、 N-阱(10)、 P0LY柵(11)、 B0X埋氧層(12)、襯底(13)及sio2 隔離島(14)， N-阱(10)位於P+擴散區(8)與N+擴散區(9)中間，BOX 埋氧層(12)生長於襯底(13)之上，P+擴散區(8)、 N+擴散區(9)、 N-阱(10)及sio2隔離島(14)形成在B0X埋氧層(12)之上；P0LY柵(11) 在N-阱(10)之上；Si02隔離島(14)包圍N+擴散區(9)。
4、 根據權利要求1所述的S0I/CM0S集成電路輸出緩衝器的ESD保護 結構，其特徵是所述電阻REs。 (15)為多晶電阻或擴散電阻。
5、根據權利要求4所述的S0I/CM0S集成電路輸出緩衝器的ESD保護 結構，其特徵是所述電阻RESD (15)兩端分別通過接觸孔(16)與金屬 鋁連線(17)連接。
專利摘要本實用新型涉及一種SOI/CMOS集成電路輸出緩衝器的ESD保護結構，特徵是PMOS管源端通過半導體金屬鋁連接正電源VDD，NMOS管源端通過金屬鋁連接負電源GND；PMOS管漏端與NMOS管漏端通過金屬鋁連接形成輸出連接端；正電源VDD通過金屬鋁連接P-型襯底柵控二極體的陰極，負電源GND通過金屬鋁連接N-型襯底柵控二極體的陽極；P-型襯底柵控二極體的陽極與N-型襯底柵控二極體的陰極通過金屬鋁連接形成另一輸出連接端，連接端同時與輸出緩衝器的輸出壓焊點通過金屬鋁連接。本實用新型結構簡單，在SOI/CMOS集成電路中佔用版圖面積小，使用方便；使用後可以將SOI/CMOS集成電路輸出引腳的ESD耐受水平提高至2000v(HBM模型)或以上水平。
文檔編號H01L27/12GK201252102SQ20082018540
公開日2009年6月3日 申請日期2008年9月4日 優先權日2008年9月4日
發明者靜 羅, 薛忠傑 申請人:中國電子科技集團公司第五十八研究所