一種應用於流水線adc的低功耗基準電壓緩衝器的製作方法
2023-06-15 05:26:31 1
專利名稱：一種應用於流水線adc的低功耗基準電壓緩衝器的製作方法
技術領域：
本發明屬於電子電路技術領域，尤其是涉及一種應用於流水線ADC的低功耗基準電壓緩衝器。
背景技術：
基準電壓緩衝器是基準電壓電路中很重要的一個組成部分。由於產生基準電壓源的電路輸出電阻通常都很大，如果直接用來驅動阻性負載，會使得輸出電壓嚴重偏離基準電壓的值，電路的整體增益下降，影響電路的整體性能。此外，在流水線模數轉換器ADC中，出於精度和噪聲的考慮因素，採樣電容通常具有很大的值，使得整個電路等效電容非常大。這樣，如果基準電壓直接用於流水線ADC中，等效的總電容和基準電壓源的輸出阻抗相乘得到的積分電路時間常數將非常大，導致電容兩端電壓的建立將非常緩慢，這嚴重限制了流水線ADC的工作速度和精度，從而影響流水線ADC的整體性能。此外，流水線ADC中的各個模塊之間會通過相互之間的連線形成串擾，這將使得基準電壓的輸出不再穩定，甚至遠遠偏離設定的輸出值。基準電壓緩衝器的特點就是輸出電阻比較小，驅動能力很高，在需要的時候可以提供很大的輸出電流，使得電路快速完成大信號和小信號的建立，所以基準電壓必須經過緩衝器提高驅動能力。目前，基準電壓緩衝器低阻抗輸出主要有兩種方式實現，一種是採用負反饋技術，一種就是採用源極跟隨器。採用負反饋技術實現需要仔細設計電路的反饋迴路，確保整體電路的穩定。此外，反饋迴路也將消耗一定的電流，增加電路的整體功耗。由於源極跟隨器本身就具有較小的輸出阻抗，而且不存在電容的米勒效應，相同的功耗下可以實現較大的帶寬，同時可以很好地保障電路的穩定性，所以應用較多的就是採用源極跟隨器技術來實現緩衝器。在流水線ADC中，採樣電容的選取需要考慮噪聲性能和電容的匹配精度。在這兩方面的約束下，採樣電容的值往往很大，所以緩衝器的容性負載很大。這就要求緩衝器的驅動能力很強，在負載電容充電、放電`情況下提供很大的電流，但是這往往需要很大的靜態電流才能實現。如果電路的工作速度很高，那麼電流就會很大，往往達到幾十毫安，佔據了 ADC中很大的一部分功耗，所以設計低功耗的基準電壓緩衝器就顯得尤為必要。
發明內容
本發明所要解決的技術問題在於克服現有技術的不足，本發明提出了一種應用於流水線ADC的低功耗基準電壓緩衝器。為解決上述技術問題，本發明採用的技術方案如下:
一種應用於流水線ADC的低功耗基準電壓緩衝器，所述基準電壓緩衝器包括差分電壓放大器、源極跟隨器、電容放電迴路、電容充電迴路；
所述差分電壓放大器部分包括第一電阻、第二電阻、第三電阻、第四電阻、差分放大
器；所述源極跟隨器電路部分包括第一 NMOS管、第二 NMOS管，第三NMOS管、第四NMOS管；所述電容放電迴路包括第一負載電容、第二開關、第三NMOS管、放電電流控制電路；所述放電電流控制電路包括第一 CMOS開關，第五NMOS管；
所述電容充電迴路包括第二負載電容、第三開關、第二 NMOS管、充電電流控制電路；所述充電電流控制電路包括第二 CMOS開關，第一 PMOS管；
所述基準電壓緩衝器還包括第一電壓源、第一開關、第四開關、第二電壓源；
所述基準電壓緩衝器電路連接如下:
第一電阻一端接地，第一電阻另一端接差分放大器的負輸入端，第三電阻一端接差分放大器的正輸出端，第三電阻另一端接差分放大器的負輸入端；第二電阻一端接輸入電壓，第二電阻另一端接差分放大器的正輸入端；第四電阻一端接差分放大器的正輸入端，第四電阻另一端接差分放大器負輸出端；
第一 NMOS管柵極接差分放大器負輸出端，第一 NMOS管漏極接電源，第一 NMOS管源極接第三MOS管的漏極；第二 NMOS管柵極接差分放大器正輸出端，第二 NMOS管漏極接電源，第二 NMOS管源極接第四NMOS管漏極；第三NMOS管源極接地；第四NMOS管源極接地，第四NMOS管柵極和第三NMOS管柵極相連，第四NMOS管柵極和第三NMOS管柵極一起與固定偏置電壓源相連；
第一開關一端接到第一電壓源，第一開關另一端分別與第一電容上極板、第二開關一端相連；第一電容下級板接地；第二開關另一端接第三NMOS管漏極；第五NMOS管柵極接第一 CMOS開關一端，第五NMOS管源極接地；第一 CMOS開關另一端接第五NMOS管漏極,第五NMOS管漏極接第一電容的上極板；
第四開關一端接第二電壓源，第四開關另一端分別與第二電容上極板、第三開關一端相連；第二電容下級板接地； 第三開關另一端接第四NMOS管漏極；第一 PMOS管柵極接第二CMOS開關一端,第一 PMOS管源極接電源；第二 CMOS開關另一端接第一 PMOS管漏極,第一PMOS管漏極接第二電容的上極板。本發明的有益效果是:本發明提出了一種應用於流水線ADC的低功耗基準電壓緩衝器，所述基準電壓緩衝器採用源極跟隨器作為緩衝器的主體工作電路，利用流水線ADC中兩相不重疊時鐘為緩衝器的負載電容設計了額外的充電和放電迴路。在電容不進行充放電情況下該電路中的開關均斷開，不會給電路增加額外的功耗。在相同的負載電容情況下，在電容兩端的電壓建立到相同的精度時，可以大大縮小建立的時間和消耗的電流，降低電路的功耗。
圖1為本發明的基於流水線ADC的低功耗基準電壓緩衝器。圖2為本發明基準電壓緩衝器的放電電流控制電路示意圖。圖3為本發明基準電壓緩衝器的充電電流控制電路示意圖。圖4為本發明的緩衝器和原來的基本源極跟隨緩衝器在相同負載電容情況下，電容兩端建立的差分電壓與時間的關係曲線。其中，實線為本發明中的電壓，虛線為原來源極跟隨器電路的電壓。
具體實施例方式下面結合附圖，對本發明提出的一種應用於流水線ADC的低功耗基準電壓緩衝器進行詳細說明:
本發明的基於流水線ADC的低功耗基準電壓緩衝器通過利用流水線ADC中的兩相非交疊時鐘設計開關電路來實現。由圖1可以看到，電路中的兩相非交疊時鐘分別為CLK1、CLK2。不考慮本發明設計的電路，只分析圖1上部分的電路。可以看出，當CLKl為高、CLK2為低時(這一時間段記做Tl)，開關SW1、SW4閉合，Sff2,Sff3斷開，電壓源VH對電容Cl充電，電壓源VL對電容C2充電。同時，NMOS管匪1、匪2構成基本的源極跟隨器，NMOS管匪3、NM4作為源極跟隨器的有源負載。在這一段時間內，電壓源VH將電容Cl兩端電壓充電到VH,電壓源VL將電容C2兩端電壓充電到VL。同時，差分電壓放大器OP端的電壓經過NMOS管匪2，在匪2源極建立電壓VH，ON端電壓經過NMOS管匪I，在匪I源極建立電壓VL。當CLKl為低，CLK2為高時(這一時間段記做T2)，開關SW1、SW4斷開，Sff2, SW3閉合，電容Cl上的電壓VH需要經過NMOS管匪3放電到低電壓VL，電容C2上的電壓為VL，需要電源經過NMOS管匪2對其充電，使電容C2上電壓從VL上升到VH。電容Cl、C2越大，充電和放電的時間越長，電壓建立到一定精度需要的電流也越大。這使得NMOS管匪3、匪2的尺寸非常大，相應的匪1、NM4的尺寸也必須增大，以提供靜態下的穩定電流。
本發明中提出的電路如圖2、圖3所示，分別為放電電流示意圖、充電電流示意圖。現根據圖中的標示分析如下:在Tl時間內，開關TGl和TG2斷開，這時電路和原來的電路沒有什麼區別，差分電壓放大器OP端的電壓經過NMOS管匪2，在匪2源極建立電壓VH，ON端電壓經過NMOS管匪I，在匪I源極建立電壓VL，電容C1、C2兩端的電壓也通過開關SWl、SW4分別建立到VH、VL。當在T2時間段內，開關TG1、TG2閉合，這時NMOS管匪5構成二極體連接電路，PMOS管PMl也構成二極體連接電路。此時，電容Cl不僅可以通過NMOS管匪3對地放電，可通過NMOS管匪5放電；與此同時，電源不僅可以通過NMOS管匪2對電容C2充電，還可以通過PMOS管PMl對電容C2充電。由此看出，充電時間和放電時間都可以大大縮短。圖4為本發明的緩衝器和原來的基本源極跟隨緩衝器在相同負載電容(Cl=C2=20pF)情況下，電容兩端建立的差分電壓與時間的關係曲線(VH-VL=1V)。實線為本發明中的電壓，虛線為原來源極跟隨器電路的電壓。由圖4可以看出，在相同的功耗下，本發明提出的電路結構使得電壓建立速度遠大於基本的源極跟隨緩衝器，也可以驅動較大的電容負載。本發明提出的電路主要包括差分電壓放大器、作為輸出緩衝器的源極跟隨器、電容放電迴路、電容充電迴路；
差分電壓放大器部分包括第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、差分放大器Al ；
源極跟隨器電路部分包括第一 NMOS管匪1、第二 NMOS管匪2，第三NMOS管匪3、第四NMOS 管 NM4 ；
電容放電迴路包括第一負載電容Cl、第二開關SW2、第三NMOS管匪3、放電電流控制電路。放電電流控制電路是一系列按照「放電電流控制電路示意圖」連接的陣列。示意圖中包括第一 CMOS開關TGl，第五NMOS管NM5 ；電容充電迴路包括第二負載電容C2、第三開關SW3、第二 NMOS管匪2、充電電流控制電路。充電電流控制電路是一系列按照「放電電流控制電路示意圖」連接的陣列。示意圖中包括第二 CMOS開關TG2，第一 PMOS管PMl ；
電路中其餘部分為模擬負載電容充電和放電需要的設置，包括電壓源VH、第一開關SWl、第四開關SW4、電壓源VL ；
電路連接關係如下:
第一電阻Rl —端接地，一端接放大器Al的負輸入端,第三電阻R3 —端接放大器Al的正輸出端，一端接放大器Al的負輸入端；第二電阻R2 —端接輸入電壓Vin,—端接放大器Al的正輸入端，第四電阻R4 —端接放大器Al的正輸入端,一端接放大器Al負輸出端；第一 NMOS管匪I柵極接放大器Al負輸出端，漏極接電源，源極接第三MOS管匪3漏極；第二 NMOS管NM2柵極接放大器Al正輸出端，漏極接電源，源極接第四NMOS管NM4漏極；第三NMOS管NM3源極接地；第四NMOS管NM4源極接地，柵極和第三NMOS管NM3相連，接到固定偏置電壓Vbn ；
第一開關SWl —端接到電壓源VH,另一端接到第一電容Cl上極板、第二開關SW2,第一電容Cl下級板接地，第二開關SW2另一端接第三NMOS管NM3漏極；第五NMOS管NM5柵極接第一 CMOS開關TGl —端，源極接地；第一 CMOS開關TGl另一端接第五NMOS管NM5漏極，第五NMOS管匪5漏極接第一電容Cl的上極板；
第四開關SW4 —端接到電壓源VL，另一端接到第二電容C2上極板、第三開關SW3，第二電容C2下級板接地，第三開關SW3另一端接第四NMOS管NM4漏極；第一 PMOS管PMl柵極接第二 CMOS開關TG2 —端，源極接電源；第二 CMOS開關TG2另一端接第一 PMOS管PMl漏極，第一 PMOS管PMl漏極接第二電容C2的上極板。在電路的設·計過程中，要合理的選擇NMOS管匪2和PMOS管PMl的尺寸比例，同理，也需要仔細選取NMOS管匪3和匪5的尺寸比例，確保電路中A點的電壓放電速率和B點的充電電壓速率近似相等，這樣才能整體縮短電壓的建立時間。所以可以對NMOS管匪2和NMOS管匪3設計微調電路，確保電壓的建立時間可調。
權利要求
1.一種應用於流水線ADC的低功耗基準電壓緩衝器，其特徵在於，所述基準電壓緩衝器包括差分電壓放大器、源極跟隨器、電容放電迴路、電容充電迴路； 所述差分電壓放大器部分包括第一電阻、第二電阻、第三電阻、第四電阻、差分放大器； 所述源極跟隨器電路部分包括第一 NMOS管、第二 NMOS管，第三NMOS管、第四NMOS管；所述電容放電迴路包括第一負載電容、第二開關、第三NMOS管、放電電流控制電路；所述放電電流控制電路包括第一 CMOS開關，第五NMOS管； 所述電容充電迴路包括第二負載電容、第三開關、第二 NMOS管、充電電流控制電路；所述充電電流控制電路包括第二 CMOS開關，第一 PMOS管； 所述基準電壓緩衝器還包括第一電壓源(VH)、第一開關、第四開關、第二電壓源(VL)； 所述基準電壓緩衝器電路連接如下: 第一電阻一端接地，第一電阻另一端接差分放大器的負輸入端，第三電阻一端接差分放大器的正輸出端，第三電阻另一端接差分放大器的負輸入端；第二電阻一端接輸入電壓(Vin)，第二電阻另一端接差分放大器的正輸入端；第四電阻一端接差分放大器的正輸入端，第四電阻另一端接差分放大器負輸出端； 第一 NMOS管柵極接差分放大器負輸出端，第一 NMOS管漏極接電源，第一 NMOS管源極接第三MOS管的漏極；第二 NMOS管柵極接差分放大器正輸出端，第二 NMOS管漏極接電源，第二 NMOS管源極接第四NMOS管漏極；第三NMOS管源極接地；第四NMOS管源極接地，第四NMOS管柵極和第三NMOS管柵極相連，第四NMOS管柵極和第三NMOS管柵極一起與固定偏置電壓源(Vbn)相連； 第一開關一端接到第一電壓 源(VH),第一開關另一端分別與第一電容上極板、第二開關一端相連；第一電容下級板接地；第二開關另一端接第三NMOS管漏極；第五NMOS管柵極接第一 CMOS開關一端,第五NMOS管源極接地；第一 CMOS開關另一端分別與第五NMOS管漏極、第一電容的上極板連接； 第四開關一端接第二電壓源(VL)，第四開關另一端分別與第二電容上極板、第三開關一端相連；第二電容下級板接地；第三開關另一端接第四NMOS管漏極；第一 PMOS管柵極接第二 CMOS開關一端，第一 PMOS管源極接電源；第二 CMOS開關另一端分別與第一 PMOS管漏極、第二電容的上極板連接。
全文摘要
本發明提出了一種應用於流水線ADC的低功耗基準電壓緩衝器。所述緩衝器在傳統的源極電壓跟隨器作為輸出緩衝器的基礎上，採用了新的動態電流控制方法，增加了放電電流控制電路和充電電流控制電路，使得緩衝器可以驅動非常大的負載電容，在較短的時間內即可建立到要求的電壓精度；通過流水線ADC中的兩相非交疊時鐘控制開關陣列，開關陣列控制接入電路中的MOS管，MOS管控制緩衝電路放電電流和充電電流的大小。本發明在驅動負載電容時，大大降低緩衝器消耗的電流，從而降低電路的功耗。
文檔編號G05F3/16GK103235630SQ20131016469
公開日2013年8月7日 申請日期2013年5月8日 優先權日2013年5月8日
發明者吳建輝, 徐川, 胡建飛, 李紅, 田茜 申請人:東南大學