基於fpga設計的gpononu系統的硬體平臺系統的製作方法

2023-06-25 18:29:01 4

專利名稱：基於fpga設計的gpon onu系統的硬體平臺系統的製作方法
技術領域：
本發明涉及寬帶光接入網技術，尤其涉及一種吉比特無源光網絡 (GPON)中光網絡單元(ONU)的硬體平臺系統。
背景技術：
隨著視頻點播、網路遊戲和互動電視(IPTV)等高帶寬業務的出 現，用戶對接入帶寬的需求將進一步增加，現有的以ADSL和Cable Modem為主的寬帶接入方式己經很難滿足用戶對高帶寬、雙向傳輸能 力以及安全性等方面的要求。面對這一困境，各國寬帶業務運營商把 關注的目光投向了 FTTH (光纖到戶)。FTTH (光纖到戶)是寬帶接 入的一種理想模式，是指從城域網到小區、用戶間的最後接入網階段 全部使用光纖，實現語音、數據、廣播電視及各類智能化系統功能的 一種接入方式。FTTH在帶寬方面的巨大優勢使它成為未來網絡接入 發展的最終目標，它將最終突破帶寬的瓶頸，是實現"三網合一"的最 理想的方式。
FTTH技術主要包括點到點光纖接入以及點到多點的PON (無源 光網絡)技術，目前比較流行的PON標準有APON(ATM無源光網絡)、 EPON (以太無源光網絡)和GPON (吉比特無源光網絡)標準。APON 技術數據傳送效率低，在ATM (異步傳輸模式)層上適配和提供業務 較複雜，因此APON技術提出至今並未在商業上獲得成功；EPON雖然 是目前各國PON發展的熱點，但效率低下，且難以支持乙太網以外的
業務，當遇到話音/TDM (時分復用)業務時，就會引起QoS (服務質 量)問題；相比與APON和EPON技術，GPON支持更高的和對稱/非對 稱傳輸速率，具有良好的操作管理與維護(OAM)能力，其TC (傳輸匯 聚層)層協議具有很好的TDM業務承載能力和QOS(業務質量)的保證， 支持商業和居民業務的寬帶全業務接入。
目前，GPONONU系統的解決方案主要可以分為兩類，第一類是 基於GPON ONU/ONT (光網絡終端)專用晶片的解決方案。目前己有 多個晶片廠商推出了正式商業的GPON晶片，包括Broadlight、 Freescale、 Conexant、 AMCC等。以Broadlight為例，其推出的GPON ONU/ONT晶片BL2348，內部集成了SERDES&CDR、 GPON MAC、 雙核RunR包引擎、MIPS32處理器、VOIP DSP、 4個SMII和1個GMI1 MAC ，為用戶提供4個MII接口 1個GMII接口 、 1個33MHz PCI接口和1 個PCM接口 ，能夠實現全業務的接入和完善的OAM功能。
另一類是基於FPGA+CPU架構的解決方案，現已有許多高端的 FPGA (現場可編輯門陣列)晶片，例如XILINX公司的virtex-FX系 列高端FPGA，其內部自帶增強型嵌入式Power PC處理器，具有支 持600Mbit/s至11.1Gbit/s之間任何速度的吉位級串行收發器，通過 在此類高端FPGA外圍擴展Mil接口、 GMII接口和T1/E1接口，為 用戶提供語音、視頻和乙太網等業務，通過在FPGA內部實現GPON MAC、包處理、Mil和GMII MAC模塊，實現GPON ONU的TC層 功能，並利用嵌入式Power PC處理器實現完善的OAM功能。但基 於高端FPGA設計的ONU硬體成本昂貴。

發明內容
為了克服己有基於FPGA+CPU架構的GP0N 0NU系統的成本昂貴、 適用性差的不足，本發明提供一種能夠有效降低GP0N用戶端設備的成 本、適用性強的基於FPGA設計的GPON ONU系統的硬體平臺系統。
本發明解決其技術問題所採用的技術方案是
一種基於FPGA設計的GPON ONU系統的硬體平臺系統，包括 物理媒介相關層、GTC層、管理控制平面接口、用戶平面接口和電源 管理模塊，其中，所述物理媒介相關層包括符合ITU-T G.984.2 B+類 標準的GPON ONU收發器和SERDES晶片，所述ONU收發器設有 PON接口、連續下行串行數據差分接口和突發上行發送差分接口，所 述PON接口連接光分配網端光纖，所述連續下行串行數據差分接口連 接所述SERDES片的下行串行數據差分接口，所述突發上行發送差分 接口連接所述SERDES晶片上行發送差分接口 ，所述SERDES晶片還 設有提供接收和發送並行數據接口 ，所述提供接收和發送並行數據接 口連接所述GTC層；所述GTC層包括FPGA、 SDRAM、 AS配置芯 片、第一連接器和第二連接器，所述FPGA設有物理媒介相關層接口、 SDRAM接口、實現OAM功能的管理控制平面接口、用戶平面接口、 JTAG接口和AS配置接口 ，所述SDRAM連接所述FPGA的SDRAM 接口，所述第一連接器連接所述FPGA的JTAG接口，並通過USB Blaster連接PC;所述第二連接器連接所述AS配置晶片，並通過USB Blaster連接PC;所述AS配置晶片連接所述FPGA的串行配置接口 ； 所述管理控制平面接口包括第三連接器，所述第三連接器設有地址總 線、數據總線和控制信號線，所述第三連接器連接FPGA和16/32位 微處理器；所述用戶平面接口電路包括乙太網控制器晶片和帶網絡隔
離器的RJ45，所述乙太網控制器連接所述FPGA的用戶平面接口，所 述RJ45設有單個10/100M乙太網業務接口；所述電源管理電路包括 12V轉3.3V第一電源晶片、3.3V轉2.5V第二電源晶片和3.3V轉1.2V 第三電源晶片；
所述ONU收發器接收下行2.5Gbps信號，突發發送1.25Gbps上 行信號，並完成光/電和電/光轉換，SERDES晶片管理ONU端所有高 頻信號，下行方向，實現下行2.5Gbps串行數據的串並轉換和時鐘數 據恢復，將下行信號轉換成4路622.08Mbps的LVDS信號和1路 622.08Mbps的LVDS時鐘信號，上行方向，實現將上行4路311.04Mbps 的LVDS信號和1路311.04Mbps的LVDS時鐘信號合成1.25Gbps上 行串行信號。
作為優選的一種方案所述的FPGA與LVDS (低電壓差分信號) 模塊集成，所述LVDS模塊實現下行4/16轉換、上行16/4轉換，並 在FPGA內部實現媒介訪問控帝U(MAC)功能。
作為優選的另一種方案所述FPGA還設有用於用戶對語音、視 頻和數據業務的處理的擴展乙太網業務接口。
作為優選的再一種方案所述FPGA還設有用於暫存上行數據的 擴展SDRAM。
本發明的技術構思為採用外置SERDES，與低成本FPGA+CPU 配合，能夠有效的降低ONU硬體平臺設計成本，實現面向可編程、 可升級的低成本純數據型光網絡單元，滿足用戶對語音、視頻和數據 業務的需求。
本發明的有益效果主要表現在1、具有支持下行2.5Gbps、上行
1.25Gbps的線路速率，並且通過配置能實現G.984.2標準所規定的所 有對稱和不對稱線路速率；2、具有一個10/100M乙太網業務接口， 滿足用戶對語音、視頻和數據業務的需求；3、具有連接16/32位微處 理器接口，實現和多種微處理器連接實現OAM功能；4、採用低成本 Cyclone II系列FPGA晶片為核心晶片，有效降低ONU端硬體平臺電 路的成本。


圖1為現有GPONONU單晶片解決方案結構框圖。 圖2為本發明的結構框圖。
圖3和圖3續(1)為本發明的物理媒介相關層電路圖； 圖4、圖4續(1) ~ (6)為本發明的GTC層電路圖； 圖5為本發明的用戶接口電路圖。 圖6為本發明的管理控制平面接口電路圖。 圖7為本發明的電源管理模塊電路圖。 圖8為本發明的上下行信號流程圖。
具體實施例方式
下面結合附圖對本發明作進一步描述。
參照圖1 圖8， 一種基於FPGA設計的GPON ONU系統的硬體平 臺系統，包括物理媒介相關層、GTC層、管理控制平面接口、用戶平 面接口和電源管理模塊。
所述物理媒介相關層完成信號接收、波分復用、光/電及電/光轉 換，提供PON接口和連接GTC層接口，包括符合17!;-丁0.984.2 8+類標 準的GPON ONU收發器和SERDES晶片，其中所述ONU收發器提供
PON接口 、連續下行串行數據差分接口 、突發上行發送差分接口 ， PON
接口連接光分配網端光纖，連續下行串行數據差分接口連接所述
SERDES片下行串行數據差分接口，突發上行發送差分接口連接所述 SERDES晶片上行發送差分接口，所述SERDES晶片同時提供接收和發 送並行數據接口連接所述GTC層。
所述GTC層分為成幀子層和適配子層。前者主要實現測距、上行 時隙分配、帶寬分配、保密和安全、保護倒換等功能，而適配子層主 要實現協議數據單元與用戶數據單元的轉換，是GPON ONU系統的核 心。主要包括FPGA、 SDRAM、 AS配置晶片、第一連接器和第二連接 器，所述FPGA用於實現媒介訪問控制(MAC)功能，是整個系統的核心 部分，其系統實現的關鍵技術都集中在此模塊中，所述FPGA同時提 供物理媒介相關層接口、 SDRAM接口、實現OAM功能的管理控制平 面接口、用戶平面接口、 JTAG接口和AS配置接口；所述SDRAM連接 FPGA所提供的SDRAM接口，實現上行突發數據緩存；所述第一連接 器連接FPGA提供的JTAG接口，通過USB Blaster連接PC，實現JTAG 配置FPGA;所述第二連接器連接AS配置晶片，並通過USB Blaster連 接PC，所述AS配置晶片連接FPGA串行配置接口，實現AS方式配置 FPGA。
所述管理控制平面接口主要包括第三連接器，其中所述第三連接 器提供地址總線、數據總線和控制信號線，連接FPGA和16/32位微處理器。
所述用戶平面接口電路包括乙太網控制器晶片和帶網絡隔離器的 RJ45，所述乙太網控制器連接FPGA所提供的用戶平面接口連接，所
述RJ45連接器提供單個10/100M乙太網業務接口。
所述電源管理電路包括12V轉3.3V第一電源晶片、3.3V轉2.5V第 二電源晶片，3.3V轉1.2V第三電源晶片。
GPON ONU收發器接收下行2.5Gbps信號，突發發送1.25Gbps上行 信號，並完成光/電和電/光轉換，SERDES晶片用於管理ONU端所有高 頻信號，下行方向，實現下行2.5Gbps串行數據的串並轉換和時鐘數據 恢復，將下行信號轉換成4路622.08Mbps的LVDS信號和1路 622.08Mbps的LVDS時鐘信號，上行方向，實現將上行4路311.04Mbps 的LVDS信號和1路311.04Mbps的LVDS時鐘信號合成1.25Gbps上行串 行信號。為進一步降低處理速率，利用FPGA集成的LVDS模塊實現下 行4/16轉換、上行16/4轉換，並在FPGA內部實現媒介訪問控制(MAC) 功能，是整個系統的核心部分，其系統實現的關鍵技術都集中在此模 塊中。管理控制平面高層通過連接器連接微處理器實現OAM功能，用 戶平面高層通過FPGA擴展乙太網業務接口滿足用戶對語音、視頻和 數據業務的需求。由於上行數據是突發發送，為避免數據丟失在FPGA 上擴展SDRAM (同歩動態隨機存儲器)用於暫存上行數據。
硬體平臺電路如光/電轉換、串/並轉換、乙太網收發等將重點考 慮採用成熟的晶片來實現，而軟體部分將重點考慮採用FPGA+CPU 晶片相結合的方法實現，還必須考慮晶片的成本，力求使成本降到最 低限。限於本實用新型，ONU收發器採用OPGP-34-A4B3RD， SERDES 晶片採用SY87725L晶片，FPGA採用EP2C50F484， SDRAM採用 MT48LC4M16A2晶片，乙太網控制器採用DM9000A晶片，RJ45採 用HR911105A。
本實施例GPON ONU系統對控制信號處理過程如下
(1) 下行接收信號GPON ONU收發器(Ul)通過光纖連接光 分配網(ODN)，接收機接收來自ODN的光信號，完成信號的光電轉 換，高速串行數位訊號經SERDES晶片(U2) CDR電路和4比特串/ 並數據轉換器，完成下行信號的時鐘數據恢復和串並轉換，將高速串 行數位訊號解串成4路LVDS並行信號和1路LVDS時鐘信號(SDR 模式或DDR模式，可通過配置實現)，4路並行信號輸入到FPGA(U4)， 由FPGA的LVDS接收模塊完成4/16位寬轉換，進一步降低下行信號 速率，便於FPGA內部邏輯單元處理，LVDS時鐘信號連接FPGA全 局時鐘管腳輸入到FPGA內部鎖相環進行分頻，作為下行並行信號在 FPGA內部處理的同步時鐘。下行並行信號在FPGA內部經幀同歩、 下行解擾、FEC解碼和BIP校驗，然後進行GTC解幀，分離出Payload、 OAM和OMCI幀，Payload經過GEM解幀模塊映射成乙太網數據， 通過乙太網控制器(U7)和10/100M RJ45接口 (J4)將數據發送給 用戶，OAM和OMCI幀可通過連接器(J5)發送給微處理器，由微 處理器完成OAM和網管功能。
(2) 上行發送信號ONU通過RJ45接口 (J4)接收來自用戶的 乙太網數據，經GEM成幀模塊將乙太網數據映射到GEM幀中，適配 後的PDU數據先存儲到SDRAM (U6)存儲器中(考慮到上行方向過 來的乙太網數據流量可能大於整個ONU分配的帶寬)，根據上行幀 頭處理模塊的處理信息再由GTC成幀模塊組成GTC幀，並在T-CONT 隊列調度模塊分配的上行發送時隙內發送，並在發送前進行BIP校驗、 FEC編碼、上行加擾，由FPGA (U4)的LVDS發送模塊完成16/4
位寬轉換，四路LVDS數據信號和由FPGA產生的一路LVDS隨路時 鍾經SERDES晶片(U2) 4比特並/串數據合成器，將四路LVDS信 號和1路LVDS時鐘信號合成高速上行串行數據，高速上行串行數據 經GPONONU收發器(Ul)的發射機完成電/關轉換由突發發送使能 信號控制完成上行信號的突發發送。
本實施例GPON ONU系統對控制信號處理過程如下
(1) 接收監控信號當ONU收發器Ul檢測到來自ODN的光 信號，U1-8管腳產生高電平指示信號，輸入到U4-D1管腳，使能FPGA
內部下行信號接收模塊。
(2) 突發發送使能信號當T-CONT隊列調度模塊分配的上行 發送時隙起始時間到達，U4-E1產生高電平指示信號，輸入到Ul-13 管腳，使能ONU收發器的發送機突發發送上行信號。
G)ONU收發器復位信號:U1-19管腳連接U10-E4管腳，U10-E4 管腳通過產生低電平脈衝，復位ONU收發器。
(4) 12C配置信號U4-E2、 U4-E3分別產生數據和時鐘，輸入 到U1-18、 Ul-17兩個管腳，更改ONU收發器Ul內部EEPROM信 息。
(5) 載波檢測信號撥碼開關SW1第一開關通道連接LVTTL 轉LVPECL晶片U3-7管腳，U3-3管腳連接SERDES晶片U2-62管勝口，
"1"使能U2時鐘數據恢復，"0"禁止U2時鐘數據恢復。
(6) 接收頻率控制信號撥碼開關SW1第二、第三開關通道連 接U2-3、 U2-5管腳，"10"表示下行接收信號為622.08Mbps， "01" 表示下行接收信號為1244.16Mbps， "11"表示下行接收信號為 2488.32Gbps。
(7) 接收時鐘選擇信號撥碼開關SW1第四開關通道連接U2-63 管腳，"0"表示接收時鐘為SDR模式，"1"表示接收時鐘為DDR模式。
(8) 發送頻率控制信號撥碼開關SW1第五、第六開關通道連 接U2-10、 U2-14管腳，"00"表示上行突發信號為155.52Mbps， "01" 表示上行突發信號為622.08Mbps， "10"表示上行突發信號為 1244.16Mbps。
(9) 發送時鐘選擇信號撥碼開關SW1第七開關通道連接U2-24 管腳，"0"表示發送時鐘為SDR模式，"1"表示發送時鐘為DDR模式。
(10) SERDES參考時鐘頻率選擇U2-15管腳輸入"0"選擇外 部參考時鐘頻率77.76MHz，輸入"1"選擇外部參考時鐘頻率 155.52MHz，本實施例U2-15管腳通過電阻R30接地，選擇外部參考 時鐘頻率為77.76MHz。
(11) 接收同步信號U10-Cl管腳產生高電平脈衝，輸入到U2-59 管腳，設置SERDES輸出的4位並行數據的字邊界。
(12) 鏈路故障檢測信號SERDES晶片U2-18管腳通過NPN 三極體Ql連接綠色發光二極體Dl ，通過NPN三極體Q2和Q3連接 紅色發光二極體D2， Dl點亮表示CDR正常工作，D2點亮表是CDR
失鎖，鏈路故障。
(13) FPGA復位信號復位開關SW2連接FPGA復位管腳 U10-B3，按下復位開關，FPGA內部所有寄存器清零。
(14) AS配置頻率選擇U10-M17、 U10-N17兩個管腳決定AS 配置頻率，Ul O-Ml 7管腳通過R82接地，Ul O-Nl 7管腳連接連接器J6-2 管腳，J6-l管腳通過電阻R83接3.3V電源，J6-3管腳通過電阻R84 接地，當跳線連接J6-l和J6誦2， U10隱M17、mO-N17兩個管腳為"01"， 選擇AS配置頻率為20MHz，當跳線連接J6-2和J6-3， U10-M17、 U10-N17兩個管腳為"00"，選擇AS配置頻率為40MHz。
圖3為本實施例的物理媒介相關層電路圖(因電路圖過大，分解 成兩張圖)。它包括ONU收發器OPGP-34-A4B3RD (Ul)，接收和 發送光信號，並完成光/電和電/光轉換；SERDES晶片SY87725L(U2)， 用於實現時鐘數據恢復、串/並和並串轉換；LVTTL/CMOS到LVPECL 電平轉換晶片MC10EPT20DR2(U3);撥碼開關(SW1)，用於SERDES 晶片工作模式選擇；有源晶振(Xl)，用於為SERDES正常工作提供 參考頻率；電容(Cl-C29);電阻(Rl-R32);發光二極體(Dl-D2); 電感(Ll-L5); NPN三極體(Ql-Q3)。
圖4為本實施例的GTC層電路圖(因電路圖過大，分解成七張圖)。 它包括FPGA晶片EP2C50F484 (U4); AS配置器件EPCS16 (U5); SDRAM晶片(U6)，用於存儲上行突發發送數據；有源晶振(X2)， 為FPGA提供參考時鐘；復位開關(SW2)，為FPGA提供復位信號； 連接器(Jl)，通過USB Blaster連接PC，實現JTAG配置FPGA;連 接器(J2)，通過USB Blaster連接PC，將程序下載到AS晶片，實現 AS配置；連接器(J3)，選擇AS配置方式的配置頻率；電容(C30-C78); 電阻(R33-R61);磁珠(L6-L7)。
圖5為本實施例的用戶接口電路圖。它包括乙太網控制器晶片
DM9000A (U7); E2PROM晶片93C46 (U8)，用於存儲太網控制器 的配置信息；25M無源晶振(Yl)，為太網控制器提供參考時鐘； 10/100MRJ45接口 (J4);電容(C79-C93);電阻(R62-R72);磁珠 (L8)。
圖6為本實施例的微處理器接口電路圖。它主要包括連接器(J5)， 用於連接FPGA和16/32位微處理器。
圖7為本實施例的電源管理模塊電路圖。它包括12V/3.3V電源 晶片LM2676 (U9); 3.3V/2.5V電源晶片LP3874 (U10); 3.3V/1.2V 電源晶片LM2832 (Ull);十12V電源接口 (J5);電容(C94-C117); 電阻(R73-R83);功率電感(L9-L10);肖特基二極體(D3-D5);發 光二級管(D6)。
權利要求
1、一種基於FPGA設計的GPON ONU系統的硬體平臺系統，其特徵在於所述硬體平臺系統包括物理媒介相關層、GTC層、管理控制平面接口、用戶平面接口和電源管理模塊，其中，所述物理媒介相關層包括符合ITU-T G.984.2 B+類標準的GPON ONU收發器和SERDES晶片，所述ONU收發器設有PON接口、連續下行串行數據差分接口和突發上行發送差分接口，所述PON接口連接光分配網端光纖，所述連續下行串行數據差分接口連接所述SERDES片的下行串行數據差分接口，所述突發上行發送差分接口連接所述SERDES晶片上行發送差分接口，所述SERDES晶片還設有提供接收和發送並行數據接口，所述提供接收和發送並行數據接口連接所述GTC層；所述GTC層包括FPGA、SDRAM、AS配置晶片、第一連接器和第二連接器，所述FPGA設有物理媒介相關層接口、SDRAM接口、實現OAM功能的管理控制平面接口、用戶平面接口、JTAG接口和AS配置接口，所述SDRAM連接所述FPGA的SDRAM接口，所述第一連接器連接所述FPGA的JTAG接口，並通過USB Blaster連接PC；所述第二連接器連接所述AS配置晶片，並通過USB Blaster連接PC；所述AS配置晶片連接所述FPGA的串行配置接口；所述管理控制平面接口包括第三連接器，所述第三連接器設有地址總線、數據總線和控制信號線，所述第三連接器連接FPGA和16/32位微處理器；所述用戶平面接口電路包括乙太網控制器晶片和帶網絡隔離器的RJ45，所述乙太網控制器連接所述FPGA的用戶平面接口，所述RJ45設有單個10/100M乙太網業務接口；所述電源管理電路包括12V轉3.3V第一電源晶片、3.3V轉2.5V第二電源晶片和3.3V轉1.2V三電源晶片；所述ONU收發器接收下行2.5Gbps信號，突發發送1.25Gbps上行信號，並完成光/電和電/光轉換，SERDES晶片管理ONU端所有高頻信號，下行方向，實現下行2.5Gbps串行數據的串並轉換和時鐘數據恢復，將下行信號轉換成4路622.08Mbps的LVDS信號和1路622.08Mbps的LVDS時鐘信號，上行方向，實現將上行4路311.04Mbps的LVDS信號和1路311.04Mbps的LVDS時鐘信號合成1.25Gbps上行串行信號。
2、 如權利要求1所述的基於FPGA設計的GPON ONU系統的硬體平 臺系統，其特徵在於所述的FPGA與LVDS模塊集成，所述LVDS 模塊實現下行4/16轉換、上行16/4轉換，並在FPGA內部實現媒介 訪問控制(MAC)功能。
3、 如權利要求1或2所述的基於FPGA設計的GPON ONU系統的硬 件平臺系統，其特徵在於所述FPGA還設有用於用戶對語音、視頻 和數據業務的處理的擴展乙太網業務接口。
4、 如權利要求3所述的基於FPGA設計的GPON ONU系統的硬體平 臺系統，其特徵在於所述FPGA還設有用於暫存上行數據的擴展 SDRAM 。
全文摘要
一種基於FPGA設計的GPON ONU系統的硬體平臺系統，包括物理媒介相關層、GTC層、管理控制平面接口、用戶平面接口和電源管理模塊，其中，所述物理媒介相關層包括符合ITU-T G.984.2B+類標準的GPON ONU收發器和SERDES晶片，所述GTC層包括FPGA、SDRAM、AS配置晶片、第一連接器和第二連接器，所述管理控制平面接口包括第三連接器，所述用戶平面接口電路包括乙太網控制器晶片和帶網絡隔離器的RJ45，所述電源管理電路包括12V轉3.3V第一電源晶片、3.3V轉2.5V第二電源晶片和3.3V轉1.2V第三電源晶片。本發明能夠有效降低GPON用戶端設備的成本、適用性強。
文檔編號H04L29/06GK101365250SQ200810120259
公開日2009年2月11日 申請日期2008年8月14日 優先權日2008年8月14日
發明者孟利民, 宏 彭, 曾江波 申請人:浙江工業大學