∑－△調製器電路之加法電路的製作方法

2023-06-08 05:30:51 1

專利名稱：∑－△調製器電路之加法電路的製作方法
技術領域：
本發明系有關一種如用於寬頻數據傳送系統之加法電路，特別是一種用於添加信號於切換電容器∑-Δ調製器電路之量化電路信號輸入處之加法電路。
背景技術：
因為被降低之組件尺寸，所以電路具有降低被用於降低電路中之供電電壓之趨勢。最大可能信號位準亦與此被降低供電電壓一起被降低，且信號/噪聲比系被損害。
例如，被使用於寬頻數據傳送系統之切換電容∑-Δ調製器電路例中，最大可能信號位準系視被供電電壓依序限制之參考電壓而定。對於最有利之信號噪聲比，被選擇參考電壓應儘量高使電路節點處不致發生信號位準飽和。可替代是，可能藉由適當修改電路設計降低噪聲比率來達成特定信號/噪聲比。
將參考電壓改成較低供電電壓之程序及藉由降低噪聲位準來達成特定信號/噪聲比之一問題係為電路之電流消耗增加。例如，藉由2之因子，也就是3dB降低噪聲位準系產生約兩倍之功率消耗。
此外，切換電容∑-Δ調製器電路中，與電路電容成正比之熱噪聲倒數值必須相同程度地被降低，也就是必須增加電容。其型半導體電路中，電容之增加系產生被用來實施該電路之半導體晶片上之空間增加需求。
除了迴路濾波器及反饋迴路之外，進一步達成特定信號/噪聲比之可能系將反饋迴路插入∑-Δ調製器電路。通常，∑-Δ調製器電路例中，為了噪聲整形，迴路濾波器系包含至少一積分器裝置或複數個被串聯之積分器裝置。量化電路之輸入信號系被導源自串聯中之最終積分器裝置之輸出信號。反饋迴路通常被設計將量化電路之輸出信號反饋至積分器裝置之信號輸入。
此連接中，前饋迴路可藉由將∑-Δ調製器電路輸入信號前饋至∑-Δ調製器電路之總和點或節點來最小化∑-Δ調製器電路原始輸入信號之信號組成。此使總和點或節點處之信號振幅被降低於迴路濾波器中之積分器裝置之信號輸入，使考電壓可選擇較高值而全調製事件中不致發生個別節點處之信號飽和。再者，被簡化放大器系統，特別是單級放大器系統可被用於積分器裝置中。
前饋∑-Δ調製器電路之輸入信號系需進一步信號加法。如∑-Δ調製器之迴路濾波器之模擬電路中，信號加法通常藉助如運算放大器之主動方塊來實施。僅單獨用於添加信號，特別是添加於迴路濾波器之最終積分器裝置信號輸出處，也就是量化電路之信號輸入處而被提供之主動方塊係為必要。因此，此程序之一問題係為半導體晶片上之電路裝置之面積增加需求及功率消耗增加。

發明內容
因此，本發明之一目的系提供可解決上述問題且特別適用於有效添加信號於切換電容∑-Δ調製器電路之量化電路之信號輸入處之加法電路。
此目的系藉由依據權利要求第1項之加法電路來達成。附帶權利要求系界定本發明之較佳或具優點實施例。
針對此，依據本發明之加法電路系包含儲存電容器及切換裝置。加法電路系以各儲存電容器於第一時鐘相位期間被適當信號電壓充電之方式來設計。第二時鐘相位中，儲存電容器系藉助切換裝置從信號電壓被分離且被並聯，使儲存電容器之間產生電荷均衡。加法電路之輸出信號系藉由電荷量化後之跨越被並聯儲存電容器之電壓降來形成。
較佳是，儲存電容器具有本質相同之電容。
再者，以電荷均衡後之跨越被並聯儲存電容器之電壓降除了比率因子或比例因子之外均等於被添加之電壓信號總和之方式來配置加法電路系具有優點。
特別是，假設儲存電容器之電容本質相同，則加法電路可以此比例因子等於儲存電容器數量倒數之方式來配置。
再者，加法電路可包含一參考電壓輸入。參考電壓輸入可接收如用於被下遊連接加法電路之量化電路之參考電壓。此連接中，加法電路系以被施加參考電壓產生進一步電荷切換，結果電荷均衡後，跨越並聯儲存電容器之電壓降被降低或增加等於參考電壓之量之方式來配置。
依據本發明之加法電路系特別適用於例如寬頻數據傳送系統中之∑-Δ調製器電路之總和點或節點處之加法電路，特別適用於添加信號於∑-Δ調製器電路之量化電路之信號輸入處之節點處。該∑-Δ調製器電路之節點處，可能呈現如∑-Δ調製器電路之迴路濾波器之輸出信號，∑-Δ調製器電路之反饋迴路之反饋信號或∑-Δ調製器電路之前饋迴路之前饋信號。
包含可添加信號於量化電路之信號輸入處之依據本發明加法電路之∑-Δ調製器電路中，量化電路較佳以量化電路之增益等於加法電路之比例因子倒數之方式來配置。此方式中，輕易可藉由該比例因子來補償信號降低。
量化電路之增益可較佳被確保被選擇給量化電路之參考電壓系小於被用於反饋迴路之數字/模擬轉換器電路之參考電壓等於比例因子之因子。
∑-Δ調製器電路系較佳以迴路濾波器包含至少一積分器裝置，∑-Δ調製器電路之節點被放置於該至少一積分器裝置之信號輸入或信號輸出處之方式來配置。此連接中，反饋迴路系較佳以量化電路之輸出信號被反饋至積分器裝置之信號輸入處之節點之方式來配置。前饋迴路系較佳以∑-Δ調製器電路之輸入信號被前饋至積分器裝置之信號輸出處之節點之方式來配置。此連接中，最終積分器裝置之信號輸出處之節點系對應量化電路之信號輸入處之節點。
因此，被添加之量化電路信號輸入處之加法電路之這些信號系較佳為∑-Δ調製器電路之前饋輸入信號及迴路濾波器之最終積分器裝置之輸出信號。
使用前饋迴路之結果，信號位準可被最佳設定於∑-Δ調製器電路之節點，結果∑-Δ調製器電路輸入信號之信號組成被最小化，而理想例中，數位化噪聲之信號組成系單獨被處理於迴路濾波器中。
於最終積分器裝置之信號輸出處，也就是量化電路之信號輸入處使用依據本發明之加法電路，系可提供∑-Δ調製器電路之簡單及有效加法而不需進一步主動方塊之優點。結果，將信號前饋至∑-Δ調製器電路之優點充分使用至最佳程度。總之，實施半導體晶片上之∑-Δ調製器電路時，此降低電路功率消耗及空間需求。
本發明特別適用於如寬頻數據傳送系統中之切換電容∑-Δ調製器電路，但不限於此較佳應用領域。
本發明進一步優點可從以下較佳實施例詳細說明顯現。


本發明系以較佳實施例為基礎參考附圖被解釋如下。
第1圖顯示一種用於添加信號於依據本發明一實施例之切換電容∑-Δ調製器電路中之量化電路之信號輸入處之加法電路。
第2圖簡略顯示一種切換電容∑-Δ調製器電路，具有一前饋迴路，如第1圖所示之加法電路系被用來添加∑-Δ調製器電路之前饋輸入信號至迴路濾波器之輸出信號。
具體實施例方式
依據本發明之加法電路之第1圖所示實施例系被配置來添加第一信號V1至第二信號V2。加法電路系被配置用於切換電容∑-Δ調製器電路中之量化電路50之信號輸入處，也就是被添加之信號V1，V2系藉由如迴路濾波器之輸出信號及前饋迴路之前饋信號來形成。量化電路50之輸入信號系被導源自加法電路之輸出信號。
信號V1，V2系被呈現於加法電路之信號輸入處。加法電路包含用於各被添加之兩信號V1，V2之儲存電容器21，22。再者，加法電路包含切換裝置11，12。切換裝置系藉由被時鐘電壓作時鐘驅動之場效電晶體來形成。
切換裝置11，12系以第一時鐘相位期間，屬於第一群組之切換裝置11被開啟而屬於第二群組之切換裝置12被關閉之方式藉由時鐘電壓來驅動。因此，第一時鐘相位期間，各儲存電容器21，22繫於其第一接點處被連接至對應信號電壓V1，V2，而第二接點被連接至零電位，結果故電容器系以藉由其電容及個別信號電壓V1，V2決定之電荷來充電。
相對地，第一時鐘相位期間，屬於第一群組之切換裝置11被關閉，而屬於第二群組之切換裝置12被開啟。第二時鐘相位期間，儲存電容器21，22系被並聯。儲存電容器21，22之第一接點被共同連接至參考電壓輸入24，而儲存電容器21，22之第二接點被共同連接至加法電路之信號輸出。
儲存電容器21，22之並聯配置系產生電荷量化。電荷量化系以等於各被儲存電荷總和之總電荷被儲存於等於儲存電容器21，22之各電容總和之總電容之方式來產生。
被添加之m信號及具有本質相同電容之儲存電容器例中，跨越該被並聯儲存電容器之被下降電壓VT系被給定VT=QTCT=kQkkCk=CkVkmC=1mkVk]]>其中QT為被儲存於儲存電容器中之總電荷，CT為儲存電容器並聯之總電容，Qk為被儲存於第k儲存電容器中之電荷，Vk為第k電壓信號，C為儲存電容器之相同電容，而m為被添加之信號或儲存電容器之數量。因此，跨越儲存電容器之並聯電路之電壓降小於被添加之信號總和達比例因子系等於儲存電容器數量之倒數。
被給予適當被施加於參考電壓輸入24之參考電壓Vref，進一步電荷切換系以跨越並聯儲存電容器之電壓降藉由該參考電壓Vref降低之方式來產生。針對此，提供參考電壓Vref之參考電壓緩衝器系包含無反饋迴路之運算放大器組件。結果，電荷可以高速被提供或被接收，使添加信號時可確保小失真。
如第1圖所示，量化電路50之輸入信號系被導源自加法電路之輸出信號。加法電路之設計可使用儲存電容器21，22當作量化電路50之比較器組件之輸入電容器，其可降低半導體晶片上之電路空間需求。此連接中，用於該比較器組件之參考電壓Vref系經由加法電路之參考電壓輸入24來提供。
第2圖簡略顯示第二階∑-Δ調製器電路。∑-Δ調製器電路包含具有兩被串聯積分器裝置30之一迴路濾波器60，一反饋迴路70，一前饋迴路80及一量化電路50。∑-Δ調製器電路之總和點及節點40，45系被放置於積分器裝置30之信號輸入及信號輸出。最終積分器裝置30，也就是第二積分器裝置之信號輸出處之節點45系相同於量化電路50之信號輸入處之節點45。積分器裝置30系藉由單級跨導運算放大器組件(OTA)。
反饋迴路70系以其將信號藉由數字/模擬轉換器電路55轉換為模擬信號之∑-Δ調製器電路之數字輸出信號2耦合回到積分器裝置30之信號輸出處之所有節點40之方式來配置。
前饋迴路80系以其將∑-Δ調製器電路之輸入信號1前饋至積分器裝置30之信號輸出處之所有節點之方式來配置。
∑-Δ調製器電路系被配置為切換電容∑-Δ調製器電路，也就是信號系藉由將對應輸入電容器充電而被採樣於積分器裝置30及量化電路50之信號輸入處。
迴路濾波器60之耦合係數a1，a2，反饋迴路70之反饋係數b1，b2及前饋迴路80之前饋係數c1，c2系以∑-Δ調製器電路之信號傳送函數本質上為1之方式來選擇。再者，耦合係數a1，a2，反饋係數b1，b2及前饋係數c1，c2系以等於∑-Δ調製器電路之原始輸入信號1之信號組成被最小化於積分器裝置30之信號輸入處之方式來選擇，結果，可確保積分器裝置30之單級跨導運算放大器組件之無失真運算。
被上遊放置於量化電路50之信號輸入之節點45處之信號添加系藉由參考第1圖被解釋之加法電路來產生。因此，被添加之信號係為迴路濾波器60之輸出信號及前饋迴路80之前饋信號。量化電路50之輸入信號系被導源自加法電路之輸出信號。量化電路50之輸入電容系藉由加法電路之儲存電容器21，22來形成。
此連接中，量化電路50具有等於加法電路之比例因子倒數之增益，結果因比例因子之信號降低系藉由該增益來補償。包含兩儲存電容器21，22之所示特殊例中，比例因子係為1/2，使量化電路50可提供2之增益。
量化電路50之增益系藉由選擇被用於量化電路之參考電壓Vref較被用於數字/模擬轉換器電路55之參考電壓為小等於加法電路之比例因子之因子來達成。結果，量化電路50之輸出信號可以些許成本來放大。
用於時鐘驅動加法電路之切換裝置11，12之時鐘電壓系被導源自通常被用於可時鐘驅動切換裝置11，12之切換電容∑-Δ調製器電路之時鐘電壓。結果，不需單獨提供用於操作加法電路之時鐘電壓。被用於時鐘驅動切換電容∑-Δ調製器電路之臨界切換裝置，特別是加法電路之切換裝置11，12之時鐘電壓系藉由俗稱使用電荷泵之時鐘升高來放大。此降低因切換裝置11，12之有限切換電阻而產生之失真。
從上述切換電容∑-Δ調製器電路得知，本發明特別適用於添加迴路濾波器60之輸出信號及前饋迴路80之前饋信號於量化電路50之信號輸入之節點45處。此特別有效不需特別分離主動方塊之信號添加，藉此確保∑-Δ調製器電路之低功率消耗。再者，同時將儲存電容器21，22當作量化電路50之輸入電容系可進一步節省半導體晶片上之空間。
然而，本發明不限於此較佳應用領域。加法電路可被擴充至複數個被添加之信號，且較佳可應用至具接續量化之切換電容裝置中之信號添加。例如，本發明亦適用於連續近似寄存器模擬/數字轉換器電路。
權利要求
1.用於添加將被添加之第一信號至將被添加之進一步信號之加法電路，其中該加法電路系包含一第一儲存電容器，至少一進一步儲存電容器及切換裝置，其中該加法電路系以第一時鐘相位期間，各該將被添加之信號系藉由充電該儲存電容器而被儲存於各儲存電容器中，且其中第二時鐘相位期間，該儲存電容器系藉由該切換裝置被並聯，因此儲存電容器間將發生電荷均衡，結果電荷均衡後，跨越該被並聯儲存電容器之電壓降系形成該加法電路之輸出信號之方式來配置。
2.如權利要求第1項之加法電路，其中該儲存電容器本質上系具有相同電容。
3.如權利要求第1項之加法電路，其中該加法電路系以該電荷均衡後，跨越該被並聯儲存電容器之電壓降等於除比例因子外之將被添加之信號(V1，V2)總和之方式來配置。
4.如權利要求第3項之加法電路，其中該比例因子系等於該儲存電容器數量之倒數。
5.如權利要求第1項之加法電路，包含可接收參考電壓之參考電壓輸入。
6.∑-Δ調製器電路，包含具有可噪聲整形之至少一積分器裝置之一迴路濾波器，可量化該迴路濾波器之輸出信號之一量化電路，一反饋迴路，其具有可將該∑-Δ調製器電路之數字輸出信號反饋至該迴路濾波器之至少一節點之一模擬/數字轉換器電路，及至少一加法電路，其中該加法電路系以一第一時鐘相位期間，各該將被添加之信號系藉由充電該儲存電容器而被儲存於各儲存電容器中，且其中一第二時鐘相位期間，該儲存電容器系藉由該切換裝置被並聯，因此儲存電容器間將發生電荷均衡，結果電荷均衡後，跨越該被並聯儲存電容器之電壓降系形成該加法電路之輸出信號之方式來配置。
7.如權利要求第6項之∑-Δ調製器電路，其中該儲存電容器本質上系具有相同電容。
8.如權利要求第6項之∑-Δ調製器電路，其中該加法電路系以該電荷均衡後，跨越該被並聯儲存電容器之電壓降等於除比例因子外之將被添加之信號(V1，V2)總和之方式來配置。
9.如權利要求第8項之∑-Δ調製器電路，其中該儲存電容器本質上系具有相同電容，及其中該比例因子系等於該儲存電容器數量之倒數。
10.如權利要求第6項之∑-Δ調製器電路，包含可接收參考電壓之參考電壓輸入。
11.如權利要求第6項之∑-Δ調製器電路，其中該反饋迴路系以將該∑-Δ調製器電路之數字輸出信號反饋至該迴路濾波器之所有該積分器裝置之信號輸入處之節點之方式來配置。
12.如權利要求第6項之∑-Δ調製器電路，包含一前饋迴路，可將該∑-Δ調製器電路之輸入信號前饋至該∑-Δ調製器電路之該至少一積分器組件之信號輸出處之至少一節點。
13.如權利要求第12項之∑-Δ調製器電路，其中該前饋迴路系被配置將該∑-Δ調製器電路之該輸入信號前饋至該迴路濾波器之所有該積分器裝置之信號輸出處之節點。
14.如權利要求第12項之∑-Δ調製器電路，其中該迴路濾波器之耦合係數，該反饋迴路之反饋係數，該前饋迴路之前饋係數系以該∑-Δ調製器電路之信號傳送函數本質上為1之方式來匹配。
15.如權利要求第6項之∑-Δ調製器電路，其中該∑-Δ調製器電路系被配置為切換電容∑-Δ調製器電路。
16.如權利要求第6項之∑-Δ調製器電路，其中該至少一加法電路系被放置於該量化電路之該信號輸入節點處。
17.如權利要求第16項之∑-Δ調製器電路，其中該至少一加法電路系以該電荷均衡後，跨越該被並聯儲存電容器之電壓降等於除比例因子外之將被添加之該信號總和之方式來配置，且其中該量化電路系以該量化電路之增益具有等於該比例因子倒數之值之方式來配置。
18.如權利要求第17項之∑-Δ調製器電路，其中該量化電路之增益系藉由選擇小於該反饋迴路之該數字/模擬轉換器電路之參考電壓之因子之該量化電路之參考電壓來提供，該因子等於該加法電路之該比例因子。
19.如權利要求第16項之∑-Δ調製器電路，其中該∑-Δ調製器電路系被配置為切換電容∑-Δ調製器電路，該加法電路之該儲存電容器可同時當作該量化電路之輸入電容器。
20.如權利要求第6項之∑-Δ調製器電路，其中用於放大時鐘電壓之時鐘電壓放大裝置系被提供來時鐘驅動該加法電路之該切換裝置。
21.如權利要求第6項之∑-Δ調製器電路，其中該至少一積分器裝置系本質上藉由單級運算跨導放大器組件來形成。
22.如權利要求第6項之∑-Δ調製器電路，包含可經由該加法電路之參考電壓輸入來提供用於該量化電路之比較器組件之參考電壓之參考電壓緩衝器，該參考電壓緩衝器系包含無反饋迴路之運算放大器組件。
23.如權利要求第6項之∑-Δ調製器電路，其中該∑-Δ調製器電路系被配置用於寬頻數據傳送系統。
全文摘要
將切換電容∑－Δ調製器電路之輸入信號前饋至該∑－Δ調製器電路之量化電路(50)之信號輸入處之總和點或節點系需信號(V
文檔編號H03M3/00GK1617093SQ200410078498
公開日2005年5月18日 申請日期2004年9月10日 優先權日2003年9月11日
發明者R·加格, M·恩維斯, A·維斯鮑爾 申請人:因芬尼昂技術股份公司