淺槽與深槽隔離結構的製造方法
2023-05-29 09:37:26 2
專利名稱：淺槽與深槽隔離結構的製造方法
技術領域：
本發明涉及到一種淺槽(Shallow Trench；ST)與深槽(Deep Trench；DT)隔離(isolation)結構的製造方法，特別是涉及到一種結合化學機械拋光(Chemical Mechanical Polishing；CMP)法和其它沉積、光刻與蝕刻的工藝的製造方法，藉以製造具有高平坦度表面的淺槽與深槽隔離結構。
背景技術：
金屬氧化物半導體(Metal Oxide Semiconductor；MOS)電晶體是現在集成電路技術裡最重要的一種基本電子元件。通常，一個完整的集成電路是由許多個金屬氧化物半導體電晶體所組成。為了防止這些相鄰的電晶體發生短路的現象，相鄰的金屬氧化物半導體電晶體間必須加入用來做電性隔離的隔離結構。
近年來，半導體產業蓬勃發展，集成電路如今已發展到超大規模集成電路(Ultra Large Scale Integrated Circuit，ULSI)的領域。為了追求更高密度、高速度以及低功率消耗的集成電路，金屬氧化物半導體元件必須不斷的縮小。由於半導體元件的集成度增加，元件間的隔離結構也必須隨著縮小，大幅增加元件隔離技術的困難度。特別是對於高頻的集成電路(IC)元件，如雙極互補型金屬氧化物半導體(Bipolar Complementary Metal Oxide Semiconductor；BiCMOS)電晶體，隔離結構更是關係到其電阻電容(RC)特性。一般而言，利用PN結(Junction)來作為電性隔離，將會產生不良的電阻電容(RC)特性。因此，BiCMOS電晶體通常使用淺槽與深槽隔離結構，特別是針對於深亞微米(deepsub-micron)的工藝，例如0.18微米的工藝。
然而，現有的技術所製造出來的淺槽與深槽隔離結構的填充物，如HDP(High Density Plasma；高密度等離子體)氧化矽層，表面非常不平坦，這不平坦的表面會大幅降低半導體元件的集成度。特別是深亞微米的工藝對於HDP氧化矽層的平坦度的要求更是嚴格。另一方面，進行隨後形成柵極材料的步驟時，如多晶矽(poly-Si)的材料極易殘留在這不平坦的表面中，加上形成雙極結電晶體(Bipolar Junction Transistor；BJT)需經過多道沉積多晶矽材料的步驟，所以會殘留更多的多晶矽材料於這不平坦的表面中。而多晶矽材料的殘留往往會造成許多無法預料的問題，大幅影響半導體元件的性能(performance)。此外，在不平坦的表面進行深槽的光刻工藝時，其所能提供的工藝界面(process window)較小，因而增加製作深槽的困難度。
請參照
圖1A，圖1B，圖1C，圖1D，圖1E，圖1F，圖1G，圖1H，圖1I，圖1A至圖1I是現有的淺槽與深槽隔離結構的製造流程的剖面示意圖。請參照圖1A，首先，現有的淺槽與深槽隔離結構的製造方法提供已形成有淺槽20的基材12，例如矽基材，並在基材12上，非淺槽20的部分覆蓋一層氮化矽(silicon nitride；SiN)層18，而淺槽20中填滿著HDP氧化矽層30至氮化矽層18的高度。請參照圖1B，接著完全去除氮化矽層18，再重新沉積氮化矽層28來覆蓋基材12和HDP氧化矽層30。請參照圖1C，然後沉積硬掩膜(hardmask)層38覆蓋氮化矽層28。請參照圖1D，隨後在硬掩膜層38上形成光阻層40，並在此光阻層40上定義出深槽圖案42。請參照圖1E，借著深槽圖案42來蝕刻硬掩膜層38、氮化矽層28和HDP氧化矽層30。在去除光阻層40之後，接著以硬掩膜層38為掩膜，再進行深槽蝕刻步驟，而在基材12中形成深槽44。然後再去除硬掩膜層38以暴露出氮化矽層28的表面。請參照圖1F，隨後形成襯氧化(lining oxide)層32於深槽44的底部與側壁，再進行信道阻絕植入(channel stop implantation)的步驟。
請參照圖1G，然後沉積一層共形(Conformal)的TEOS(tetraethylorthosilicate，正矽酸乙酯)氧化層34，藉以覆蓋深槽44的底部與側壁，和HDP氧化矽層30與氮化矽層28的側壁，再填充多晶矽層36，藉以填滿深槽44和淺槽20。請參照圖1H，回蝕(etch back)多晶矽層36，再以蝕刻的方式去除TEOS氧化層34的一部分。請參照第1I圖，然後再進行多晶矽氧化步驟，藉以在多晶矽層36表面上形成氧化層39之後，再去除氮化矽層28，即可完成淺槽與深槽隔離結構。
請繼續參照圖1I。然而，由於現有的淺槽與深槽隔離結構的製造方法先蝕刻多晶矽層36和TEOS氧化層34，蝕刻後的多晶矽層36和TEOS氧化層34的表面即已相當不平坦，再進行多晶矽氧化步驟後所得的槽填充物表面88也會不平坦。如前所述，槽填充物表面88的不平坦會造成半導體元件非常多的難以預料的問題，特別是深亞微米工藝所製造的元件。
因此，非常迫切需要發展出一種淺槽與深槽隔離結構的製造方法，可以有效且精確地形成高平坦度的槽填充物表面。
發明內容
鑑於上述的發明背景中，現有的淺槽與深槽隔離結構的製造方法中，槽填充物表面會相當不平坦。而不平坦的槽填充物表面會造成多晶矽殘留以及元件的集成度降低，進而造成半導體元件非常多的難以預料的問題，特別是深亞微米工藝所製造的元件。
因此，本發明的主要目的為提供一種淺槽與深槽隔離結構的製造方法。本發明結合化學機械拋光法和其它沉積、光刻與蝕刻的工藝，來有效且精確地形成高平坦度的槽填充物表面，藉以提高元件集成度，避免多晶矽殘留。並且，在進行深槽的光刻工藝時，可提供較大的工藝界面。
本發明的另一目的為提供一種淺槽與深槽隔離結構的製造方法，藉以為BiCMOS和CMOS電晶體提供高質量和低電容值的隔離結構。
為實現以上所述的目的，本發明提供了一種淺槽與深槽隔離結構的製造方法，本發明至少包括提供一基材，例如矽基材；形成一淺槽於此基材上；形成氮化矽層於基材的上方，並暴露出淺槽；形成襯氧化層於淺槽的底部和側壁；沉積第一HDP氧化矽層至填滿淺槽並覆蓋氮化矽層；利用化學機械拋光法來磨平第一HDP氧化矽層至氮化矽層的上方；形成光阻層於第一HDP氧化矽氧化層的上方，並形成深槽圖案於光阻層上；蝕刻第一HDP氧化矽層，藉以轉移深槽圖案至第一HDP氧化矽層而形成硬掩膜層；去除光阻層；以蝕刻的方式並透過此硬掩膜層在基材中形成一深槽；形成一第二襯氧化層於深槽的底部和側壁；進行信道阻絕植入的步驟；沉積TEOS氧化層，藉以覆蓋第二襯氧化層，和第一HDP氧化矽層；填充一多晶矽層，藉以填滿深槽和淺槽；回蝕多晶矽層至與基材大約同樣高度；以蝕刻的方式去除TEOS氧化層的一部分；蝕刻多晶矽層，藉以進一步去除更多的多晶矽層；沉積第二HDP氧化矽層於多晶矽層的上方，並填滿深槽和淺槽；以反調主動區域(OD Reverse；ODR)的掩膜和蝕刻的方式去除第一HDP氧化矽層和第二HDP氧化矽層的一部分至高於基材的上表面；利用化學機械拋光法來磨平第二HDP氧化矽層和第一HDP氧化矽層至基材的上表面的高度；以及去除氮化矽層。
附圖簡要說明下面結合附圖對本發明的具體實施方式
作進一步詳細的描述。
附圖中，圖1A至圖1I為現有的的淺槽與深槽隔離結構的製造流程的剖面示意圖；以及圖2A至圖2J為本發明的淺槽與深槽隔離結構的製造流程的剖面示意圖。
具體實施例方式
本發明揭露一種淺槽與深槽隔離結構的製造方法，本發明結合化學機械拋光(Chemical Mechanical Polishing；CMP)法和其它沉積、光刻與蝕刻的工藝，來製造具有高平坦度的填充物表面的淺槽與深槽隔離結構。
請參照圖2A，圖2B，圖2C，圖2D，圖2E，圖2F，圖2G，圖2H，圖2I，圖2J，圖2A至圖2J為本發明的淺槽與深槽隔離結構的製造流程的剖面示意圖。請參照圖2A，首先，本發明提供基材12，例如矽基材，其中此基材12上形成有淺槽20。基材12上已形成有氮化矽層18，並暴露出淺槽20。例如以熱氧化法形成共形的襯氧化層60於淺槽20的底部和側壁。然後，例如以高密度等離子體化學氣相沉積法沉積HDP氧化矽層30至約填滿淺槽20並覆蓋氮化矽層18，其中此HDP氧化矽層30的沉積厚度大於約900納米。
請參照圖2B，然後，例如利用化學機械拋光法來磨平HDP氧化矽層30至距離氮化矽層18上方約100納米至約300納米的位置。請參照第2C圖，隨後形成光阻層40於HDP氧化矽層30上，並形成深槽圖案42於光阻層40上。請參照圖2D，再例如以乾式蝕刻法蝕刻HDP氧化矽層30，藉以轉移深槽圖案42至HDP氧化矽層30，其中HDP氧化矽層30可做為硬掩膜層之用。然後，去除光阻層40。
請參照圖2E，繼續以例如乾式蝕刻的方式並以HDP氧化矽層30為掩膜，藉以在基材12中形成深槽44，其中深槽44的深度為約7微米。然後例如以熱氧化法形成共形的襯氧化層32覆蓋深槽44的底部和側壁。當襯氧化層32形成之後，接著進行信道阻絕植入的步驟。請參照圖2F，例如以化學氣相沉積法沉積共形的TEOS氧化層34，藉以覆蓋襯氧化層32和HDP氧化矽層30。然後例如以化學氣相沉積法填充多晶矽層36，藉以填滿深槽44和淺槽20。
請參照圖2G，回蝕多晶矽層36直到淺槽20的底部高度。再以蝕刻的方式去除TEOS氧化層34的一部分，藉以暴露出HDP氧化矽層30，同時使TEOS氧化層34的高度約等同於多晶矽層36的高度。然後，如有必要，本發明可再蝕刻多晶矽層36，藉以進一步去除更多的多晶矽層36。請參照圖2H，隨後例如以化學氣相沉積法沉積HDP氧化矽層70覆蓋多晶矽層36，並填滿深槽44和淺槽20。其中HDP氧化矽層70可填滿至約與HDP氧化矽層30的上表面對齊。如有必要，為求精準地控制槽填充物表面的高度與品質，本發明可以反調主動區域的掩膜和蝕刻的方式去除HDP氧化矽層30和HDP氧化矽層70的一部分直至約暴露出氮化矽層18的表面。
請參照圖2I，利用化學機械拋光法來磨平HDP氧化矽層30和HDP氧化矽層70直至約暴露出氮化矽層18的表面。請參照圖2J，然後以例如乾式蝕刻法去除氮化矽層18，以完成淺槽與深槽隔離結構。其中所製得的槽填充物表面88的平坦度相當高，足以滿足深亞微米工藝的要求。
以上所述的各種方法、各層高度和厚度等僅為舉例說明，這些參數會因不同的實際狀況與需要而有所不同，故本發明並不在此限。
值得注意的是，以上所述的氮化矽層、HDP氧化矽層和TEOS氧化層也可為其它介電材料所組成的介電層，而多晶矽層則可為其它非導電材料所組成的非導電層。也可根據實際狀況與需要而應用其它適當的介電材料和非導電材料於本發明的淺槽與深槽的製造方法。
由於本發明的淺槽與深槽的製造方法充分運用化學機械拋光法的特點，加上適當地結合其它沉積、光刻與蝕刻的工藝，因而得以形成高平坦度的槽填充物表面。
因此，本發明的一優點為提供一種淺槽與深槽隔離結構的製造方法。由於本發明成功地結合化學機械拋光法和其它沉積、光刻與蝕刻的工藝，故可有效且精確地形成高平坦度的槽填充物表面，藉以提高元件集成度，避免多晶矽殘留。並且，在進行深槽的光刻工藝時，提供較大的工藝界面。
本發明的另一優點為提供一種淺槽與深槽隔離結構的製造方法。本發明可為BiCMOS和CMOS電晶體提供高質量和低電容值的隔離結構。
如熟悉此技術的人員所了解的，以上所述僅為本發明的較佳實施例而已，並非用以限定本發明的權利要求；凡其它未脫離本發明所揭示的構思下所完成的等效改動或修飾，均應包含在權利要求內。
權利要求
1.一種淺槽與深槽隔離結構的製造方法，至少包括提供一基材；於該基材上形成一淺槽，其中該基材上已形成有一第一介電層，並暴露出該淺槽；形成一第二介電層以填滿該淺槽並覆蓋該第一介電層，其中該第二介電層具有一厚度；平坦化該第二介電層直至約距離該第一介電層的上方一高度；在該基材中形成一深槽；形成共形的一第三介電層，藉以覆蓋該深槽的上表面及側壁；形成一非導電層，藉以填滿該深槽和該淺槽；回蝕該非導電層直至約低於該基材的一上表面；去除該第三介電層的一部分，藉以暴露出該第二介電層；於該非導電層上形成一第四介電層，並填滿該深槽和該淺槽；平坦化該第四介電層和該第二介電層直至約與該基材的該上表面等平面；以及去除該第一介電層。
2.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，還至少包括於該淺槽的一底部和一側壁形成一襯氧化層。
3.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，還至少包括於該第二介電層上形成具有一深槽圖案的一硬掩膜層；以及以該硬掩膜層為掩膜，藉以在該基材中形成該深槽。
4.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，還至少包括於該深槽的一底部和一側壁形成一襯氧化層；以及對該基材進行一信道阻絕植入步驟。
5.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，其中該非導電層還包括選自於多晶矽與氧化矽所組成的一族群及其任意組合。
6.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，其中該第一介電層為一氮化矽層。
7.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，其中該第二介電層和該第四介電層由高密度等離子體氧化矽所組成。
8.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，其中該第三介電層為一TEOS氧化層。
9.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，其中在去除部分的該第三介電層的步驟之後，還包括進一步蝕刻該非導電層，藉以去除更多的該非導電層。
10.根據權利要求1所述的淺槽與深槽隔離結構的製造方法，其中在平坦化該第四介電層和該第二介電層的步驟中，還包括以反調主動區域的掩膜和蝕刻的方式去除該第四介電層和該第二介電層的一部分直至約高於該基材的該上表面，藉以進一步減少該第四介電層和該第二介電層的一高度。
全文摘要
一種淺槽(Shallow Trench；ST)與深槽(DeepTrench；DT)隔離(isolation)結構的製造方法，結合化學機械拋光(Chemical Mechanical Polishing；CMP)法和其它沉積、光刻與蝕刻的工藝，來製造具有高平坦度填充物表面的隔離結構。本發明淺槽與深槽隔離結構的製造方法在進行深槽的光刻工藝時，可提供較大的工藝界面(process window)。本發明可增加元件的集成度，特別適用於雙極互補型金屬氧化物半導體(Bipolar Complementary Metal Oxide Semiconductor；BiCMOS)電晶體和CMOS電晶體。本發明可降低BiCMOS電晶體的電容值，特別有利於高頻的集成電路(IC)元件的製作。
文檔編號H01L21/76GK1505132SQ0215576
公開日2004年6月16日 申請日期2002年12月5日 優先權日2002年12月5日
發明者張冠綸, 柳瑞興, 劉慈祥, 江志民, 蔡俊琳 申請人:臺灣積體電路製造股份有限公司