一種基於dtmb接收機的3780點fft處理裝置的製作方法
2023-05-29 10:49:16 1
專利名稱：一種基於dtmb接收機的3780點fft處理裝置的製作方法
技術領域：
本發明屬於信號處理技術領域，特別涉及一種基於DTMB (地面數位電視多媒體廣播)的高速3780點FFT處理器實現技術。
背景技術：
近年來，DTMB —直是無線領域關注的熱點之一，DTMB標準(GB20600-2006)的多載波傳輸模式採用時域同步正交頻分復用(TDS-OFDM)作為核心技術，其調製/解調過程分別由3780點IFFT/FFT實現。在接收機設計中，為了實現TDS-OFDM解調，需要進行多次快速傅立葉變換(FFT)，FFT處理器佔據了 DTMB接收機系統大量的運算時間及資源，在很大程度上決定了 DTMB接收機的功耗和複雜度。目前，對於3780點FFT處理器的設計主要有兩種實現思路:(I)使用插值法，將3780點通過內插得到4096點，利用現已成熟的基_2或基_4算法得到4096點的FFT，再通過減採樣得到3780點FFT結果；(2)利用素因子算法，將3780點分解成27X 140，其中27點FFT利用混合基FFT算法分解為3X9，140點FFT利用素因子算法分解為7X 5X4，3、4、5、7、9點的FFT分別用Winorgad傅立葉變換算法(WFTA)算法實現。方法(I)通過將3780點內插為4096點，降低了硬體實現的複雜度，但同時也引入了運算誤差，使計算精度降低，因此很少在工程實現中採用；工程實現中一般採用方法(2)進行3780點FFT處理器設計。常用的設計結構是，採用流水線結構，由不同基WFTA運算單元級聯實現。其中，每個WFTA運算單元採用串行結構進行硬體設計，即每個時鐘周期輸入一個數據，同時每個時鐘周期也僅有一個運算結果輸出。由於採用的串行結構，限制了 FFT處理器的數據吞吐率。
實用新型內容有鑑於此，本實用新型的發明目的在於:提供一種基於全流水線的並行3780點FFT處理裝置，不僅能精確的進行3780點的IFFT/FFT運算處理，而且能有效提高數據吞吐率，提升3780點FFT處理裝置的處理性能。本實用新型的一種基於DTMB接收機的3780點FFT處理裝置，包括FFT/IFFT運算控制模塊、輸入緩存模塊、27點FFT運算模塊、矩陣轉置模塊、140點FFT運算模塊、輸出緩存模塊，輸入緩存模塊，與FFT/IFFT運算控制模塊連接，對輸入數據進行緩存，並將串行輸入的3780點數據調整為9路並行數據輸出；27點FFT運算模塊，與所述輸入緩存模塊連接；在FFT/IFFT運算控制模塊的控制下，以9路並行方式進行27點FFT運算； 還包括矩陣轉置模塊，與所述27點FFT運算模塊連接；在FFT/IFFT運算控制模塊的控制下，對中間結果進行緩存，將9路並行輸入的數據調整為7路並行數據輸出；[0012]140點FFT運算模塊，與所述矩陣轉置模塊連接；在FFT/IFFT運算控制模塊的控制下，以7路並行方式進行140點FFT運算，並輸出4路並行數據；輸出緩存模塊，與所述140點FFT模塊連接；在FFT/IFFT運算控制模塊的控制下，對運算結果進行緩存，並根據輸出順序，串行輸出3780個數據。在本實用新型的內部結構中，由於不同基運算單元均採用並行結構構成了本實用新型的高速3780點FFT處理器，有效的提高了數據吞吐率，以供DTMB接收機其他處理單元復用，保證在一個信號幀時間內完成多次FFT運算，從而在整體上減少DTMB接收機的邏輯資源消耗。為了實現輸入緩存模塊將串行輸入的3780點數據調整成9路並行數據輸出，本實用新型的輸入緩存模塊包括兩組存儲器，其中每組存儲器包括18個存儲單元，所述FFT/IFFT運算控制模塊控制兩組存儲器進行桌球存儲操作。綜上所述，由於採用了上述技術方案，本實用新型的有益效果是:與現有的串行結構的基於素因子算法的3780點FFT處理裝置相比，能有效提高數據吞吐率，提升3780點FFT處理裝置的處理性能，從而在整體上減少DTMB接收機的邏輯資源消耗。
本實用新型將通過例子並參照附圖的方式說明，其中:圖1是本實用新型的架構示意圖；圖2是本實用新型的電路結構示意圖；圖3是本實用新型的輸入緩存模塊結構示意圖；圖4是本實用新型的140點FFT運算吞吐率協調原則示意圖；圖5是本實用新型的WFTA運算單元結構示意圖。圖6是本實用新型的輸出緩存模塊結構示意圖；圖中標記:1-輸入緩存模塊，2-27點FFT運算模塊、3-140點FFT運算模塊、4_輸出緩存模塊。
具體實施方式
本說明書中公開的所有特徵，除了互相排斥的特徵和/或步驟以外，均可以以任何方式組合。本說明書(包括任何附加權利要求、摘要和附圖)中公開的任一特徵，除非特別敘述，均可被其他等效或具有類似目的的替代特徵加以替換。即，除非特別敘述，每個特徵只是一系列等效或類似特徵中的一個例子而已。參見圖1，本實用新型的3780點FFT處理裝置包括FFT/IFFT運算控制模塊，用來控制以下模塊的運算處理操作:輸入緩存模塊、27點FFT運算模塊、矩陣轉置模塊、140點FFT運算模塊和輸出緩存模塊，上述各模塊順序連接。其中輸入緩存模塊將I路串行輸入的3780個數據調整成9路並行數據輸出；27點FFT運算模塊輸入輸出均為9路並行數據；矩陣轉置模塊輸入為9路並行數據，輸出為7路並行數據；140點FFT運算模塊輸入為7路並行數據，輸出為4路並行數據；輸出緩存模塊輸入為4路並行數據，輸出為I路串行數據；上述27點FFT運算模塊和140點FFT運算模塊按桌球方式分式交替進行運算處理，具體的電路結構如圖2所示。為保證流水線處理的高速進行，本實用新型的輸入緩存模塊採用兩組存儲器進行桌球存儲操作，如圖2所示的3780點緩存A、3780點緩存B，其中，每組存儲器又包括9路實虛部共18個深度512的IObit RAM，如圖3所示。輸入緩存模塊實現的功能是:接收串行輸入的3780個數據，按照數據映射關係，將輸入數據調整成9路，每路420個數據，經過緩存後，對數據以9路並行方式輸出給27點FFT運算模塊，以滿足27點FFT模塊的9路並行處理的要求。為了實現輸入緩存模塊功能，該模塊內部使用36個深度為512的10 bit RAM，對輸入數據進行存儲。對於從(Γ3779順序的數據來說，每個數據都依據固定的映射關係映射到特定RAM的特定地址上。根據3780個數據在9個RAM中已知的存儲位置，產生相應的存儲選擇(存儲選擇由選擇器實現)、存儲地址和寫控制信號，並將其存儲在一個深度為4096的13 bitROM中，在本實用新型的FFT處理裝置工作時，將上述信號從ROM中依次讀出，用來控制9個RAM的寫操作；讀取RAM時，每次讀出9路數據，按照地址累加的順序讀取即可。參見圖2，本實用新型的27點FFT運算模塊分別以9和3的並行度進行離散傅立葉變換(DFT)運算，內部結構由9點、3點FFT運算單元級聯構成，在9點和3點FFT運算單元之間設置有中間結果緩存器及旋轉因子乘法器，9點FFT運算單元由I個9點WFTA運算單元構成，為了協調9點、3點FFT運算單元之間的吞吐率，3點FFT運算單元由3個3點WFTA運算單元構成。基於上述結構，使得本實用新型的27點FFT運算模塊以9路並行方式進行DFT運算；中間結果緩存器完成混合基算法所需要的整序功能，同時，為了滿足流水線的處理的高速進行，Cachel內部採用兩個長度為27的寄存器組(27點緩存A、27點緩存B)，實現桌球操作。在本實用新型中，27點FFT運算模塊以9路並行方式輸出3780個中間結果，矩陣轉置模塊的作用是將輸入的9X420個數據轉置成7X540個數據的形式，使得7X540數據的每列為7個數據，為後級140點F`FT運算模塊提供7路並行數據輸入。參見圖2，本實用新型的140點FFT運算模塊內部首先由素因子算法實現35點和4點FFT運算單元的級聯，而35點FFT運算單元又由素因子算法分解為7點、5點FFT運算單元級聯實現，且兩次級聯之間分別由中間結果緩存器(35點緩存A、35點緩存B，140點緩存A、140點緩存B)進行140點及35點中間結果的整序操作。在140點FFT運算模塊中，所述7點、5點和4點FFT運算單元分別由I個7點、5點和4點WFTA運算單元構成。140點FFT運算模塊的吞吐率的協調原則參見圖4為:7點、5點和4點FFT運算單元分別以7、5和4的並行度進行DFT運算。不同基WFTA運算單元間吞吐率的協調原則是，高並行度運算單元的處理速度同步於低並行度處理單元。例如，對於35 (35=7X5)FFT運算單元，完成一次35點FFT運算，7點和5點WFTA運算單元各需5個和7個時鐘周期，可通過控制信號，佔用每7個時鐘周期中的5個完成一次7點WFTA運算，使35點FFT的運算速度同步於5點WFTA運算單元，即完成一次35點FFT運算需要7個時鐘周期；同理，140點FFT運算速度同步於4點WFTA運算單元，完成一次140點FFT運算需要35個時鐘周期。為了實現高吞吐率的目的，本實用新型採用並行結構進行N (9、3、7、4、5)點WFTA運算單元的硬體設計，對於N點WFTA運算單元，每個時鐘周期輸入N點數據，同時每個時鐘周期也有N點計算結果輸出，參見圖5，包括3組寄存器，每組N個，2個累加器、N個乘法器，以及係數矩陣C、B、G ;第一組、第二組寄存器分別位於累加器I的輸入端、輸出端，所述第二組寄存器再分別與N個乘法器相連，且N個乘法器位於累加器2的輸入端，第三組寄存器位於第二累加器的輸出端；係數矩陣C、B分別作用於2個累加器，所起的作用是，決定了累加器中各累加元素的係數；係數矩陣G作用於N個乘法器，所起的作用是在每一個乘法器上乘以一個係數(實數或者複數)。本實用型的輸出緩存模塊用於接收140點FFT運算模塊的4路並行輸出結果，對其緩存後，按實際輸出順序串行輸出3780個FFT結果。為了與140點FFT運算模塊的4路數據並行輸出相匹配，採用兩組存儲器，其中每組存儲器包括8個深度為1024的ISbitRAM,同時，為保證流水線處理的高速進行，FFT/IFFT運算控制模塊控制兩組存儲器進行桌球存儲操作。硬體結構如圖6所示，輸入數據為140點FFT模塊的4路並行輸出結果，在寫控制模塊的作用下，將輸入數據以地址累加的方式寫入到各RAM中；對RAM中存儲的3780個FFT結果進行輸出時，需要按3780點FFT的實際輸出順序將其依次讀出即可。本實用新型中，27點FFT運算單元完成3780個數據的FFT運算需要420個時鐘周期，140點FFT運算單元完成3780個中間結果的FFT運算需要945個時鐘周期，再加上一些緩存等導致的延遲，完成整個3780點FFT運算所需要的時間大約為1800個時鐘周期。與串行結構的3780點FFT處理裝置相比，本實用新型的3780點FFT處理器，能用高2倍的邏輯資源換取4倍的高吞吐率。
權利要求1.種基於DTMB接收機的3780點FFT處理裝置，包括FFT/IFFT運算控制模塊、輸入緩存模塊、27點FFT運算模塊、140點FFT運算模塊、輸出緩存模塊，其特徵在於， 輸入緩存模塊，與FFT/IFFT運算控制模塊連接，對輸入數據進行緩存，並將串行輸入的3780點數據調整為9路並行數據輸出； 27點FFT運算模塊，與所述輸入緩存模塊連接；在FFT/IFFT運算控制模塊的控制下，以9路並行方式進行27點FFT運算； 還包括矩陣轉置模塊，與所述27點FFT運算模塊連接；在FFT/IFFT運算控制模塊的控制下，對中間結果進行緩存，將9路並行輸入的數據調整為7路並行數據輸出； 140點FFT運算模塊，與所述矩陣轉置模塊連接；在FFT/IFFT運算控制模塊的控制下，以7路並行方式進行140點FFT運算，並輸出4路並行數據； 輸出緩存模塊，與所述140點FFT模塊連接；在FFT/IFFT運算控制模塊的控制下，對運算結果進行緩存，並根據輸出順序，串行輸出3780個數據。
2.權利要求1所述的基於DTMB接收機的3780點FFT處理裝置，其特徵在於，所述輸入緩存模塊包括兩組存儲器，其中每組存儲器包括18個存儲單元，所述FFT/IFFT運算控制模塊控制兩組存儲器進行桌球存儲操作。
3.權利要求1所述的基於DTMB接收機的3780點FFT處理裝置，其特徵在於，所述27點FFT運算模塊由9點、3點FFT運算單元級聯構成，在9點和3點FFT運算單元之間設置有中間結果緩存器、旋轉因子乘法器，所述9點FFT運算單元由I個9點WFTA運算單元構成，3點FFT運算單元由3個3點WFTA運算單元構成。
4.權利要求1所述的基於DTMB接收機的3780點FFT處理裝置，其特徵在於，所述140點FFT模塊由7點、5點和4點FFT運算單元級聯構成，在各FFT運算單元之間設置有中間結果緩存器，所述7點、5點和4點FFT運算單元分別由I個7點、5點、4點WFTA運算單元構成。
5.權利要求1、2、3或4所述的基於DTMB接收機的3780點FFT處理裝置，其特徵在於，所述輸出緩存模塊包括兩組存儲器，其中每組存儲器包括8個存儲單元，所述FFT/IFFT運算控制模塊控制兩組存儲器進行桌球存儲操作。
6.權利要求3或4所述的基於DTMB接收機的3780點FFT處理裝置，其特徵在於，N點WFTA運算單元包括3組寄存器，每組N個，2個累加器、N個乘法器，以及係數矩陣C、B、G，所述第一組、第二組寄存器分別位於第一累加器的數據輸入端、輸出端，所述第二組寄存器分別與N個乘法器相連，所述N個乘法器位於累加器2的輸入端，第三組寄存器位於第二累加器的輸出端；係數矩陣C、B分別作用於2個累加器，係數矩陣G作用於N個乘法器，其中，N 為 9、3、7、4、5。
專利摘要本實用新型公開了一種基於DTMB接收機的3780點FFT處理裝置，屬於信號處理技術領域。本實用新型包括FFT/IFFT運算控制模塊，用來控制以下模塊的運算處理操作輸入緩存模塊、27點FFT運算模塊、矩陣轉置模塊、140點FFT運算模塊和輸出緩存模塊，上述各模塊順序連接。其中輸入緩存模塊將1路串行輸入的3780個數據調整成9路並行輸出；27點FFT運算模塊輸入輸出均為9路並行數據；矩陣轉置模塊輸入為9路並行數據，輸出為7路並行數據；140點FFT運算模塊輸入為7路並行數據，輸出為4路並行數據；輸出緩存模塊輸入為4路並行數據，輸出為1路串行數據。本實用新型用於DTMB接收機，與串行結構的FFT處理裝置相比，數據吞吐率高，能從整體上減少DTMB接收機的邏輯資源消耗。
文檔編號H04L27/26GK202931372SQ20122063755
公開日2013年5月8日 申請日期2012年11月28日 優先權日2012年11月28日
發明者劉光輝, 朱婧 申請人:電子科技大學