全數字鎖相環的製作方法

2023-06-10 19:54:11 2

專利名稱：全數字鎖相環的製作方法
技術領域：
本實用新型涉及一種鎖相環裝置，具體地說，是涉及一種用於數據通訊、微處理器、磁碟驅動器及家用電器領域的全數字鎖相環。
為達到上述目的，本發明的鎖相環包含一個鑑頻鑑相器、一個上升/下降計數器、一個增/減檢測器，一個分頻器，它們依次電氣連接，其特徵在於，所述的全數字鎖相環裝置中在鑑頻鑑相器與上升/下降計數器之間，還連接一個具有快速採樣的電荷泵電路和具有穩定輸出時鐘的2個相同的遲滯窗口電路。電荷泵電路的高電平信號輸入端與鑑頻鑑相器的高電平信號輸出端電氣連接，電荷泵電路的高電平信號輸出端與遲滯窗口電路、上升/下降計數器的高電平信號輸入埠依次電氣連接。電荷泵電路的低電平信號輸入端與鑑頻鑑相器的低電平信號輸出端電氣連接，電荷泵電路的低電平信號輸出端與遲滯窗口電路、上升/下降計數器的低電平信號輸入埠依次電氣連接。分頻器的高頻時鐘輸出埠分別與電荷泵電路的計數器信號輸入埠和兩路選擇器低電平輸入埠電氣連接。電荷泵電路由處理高平信號的邏輯單元、處理低平信號的邏輯單元、處理高平信號的兩路選擇器，處理低平信號的兩路選擇器，具有降低採樣噪聲的兩路選擇器和計數器組成，處理高平信號的邏輯單元的一個輸入端與處理高平信號的兩路選擇器的高電平輸入端相連，形成高平輸入埠。處理低平信號的邏輯單元的一個輸入端與處理低平信號的兩路選擇器的高電平輸入端相連，形成低平輸入埠。處理高平信號的邏輯單元、處理低平信號的邏輯單元的另兩個輸入埠與具有降低採樣噪聲的兩路選擇器的輸出埠相連。處理高平信號的邏輯單元、處理低平信號的邏輯單元的輸出埠分別與處理高平信號的兩路選擇器和處理低平信號的兩路選擇器的低電平輸入口相連。具有降低採樣噪聲的兩路選擇器的高電平埠接地，低電平埠形成低電平輸入埠。具有降低採樣噪聲的計數器的輸出端與所有兩路選擇電路的輸入埠相連。具有降低採樣噪聲的計數器的輸入端形成計數器信號輸入埠。處理高平信號的兩路選擇器和處理低平信號的兩路選擇器的輸出埠分別形成高電平及低電平輸出埠。
在本全數字鎖相環裝置中，系統鎖定時間從13微秒下降到7.5微秒。
本發明所述的鎖相環用作數據通訊、微處理器、磁碟驅動器及家用電器領域集成電路設計時可顯示出很大的優越性。高頻採樣電路在鎖相環啟動的初始階段對鑑頻鑑相電路的輸出脈衝採樣，使脈衝計數器從原來需要4個脈衝才能輸出一個脈衝變為只需1-2個脈衝，脈衝計數器就輸出一個脈衝，系統達到鎖定狀態的時間縮短。


圖1表示現有技術的鎖相環工作原理圖。
圖2表示本發明所述的鎖相環工作原理圖。
圖3為一般的鑑頻鑑相器的電路結構及波形。
圖4沒有高頻採樣時102與101脈衝。
圖5有高頻採樣時102與101脈衝。
圖6沒有高頻採樣時PFD的Down輸出脈衝。
圖7高頻採樣前和採樣後的Down脈衝。
圖8表示本發明所述的遲滯窗口電路工作原理圖。
圖9Up/Down計數器電路源路圖。
參照圖2，一種全數字鎖相環，含有一個鑑頻鑑相器(2)、一個上升/下降計數器(5)、一個增/減檢測器(6)，一個分頻器(7)，它們依次電氣連接，其特徵在於，所述的全數字鎖相環裝置中在鑑頻鑑相器(2)與上升/下降計數器(5)之間，還連接一個具有快速採樣的電荷泵電路(3)和具有穩定輸出時鐘的2個相同的遲滯窗口電路(15)(16)；所述的電荷泵電路(3)的高電平信號輸入端與鑑頻鑑相器(2)的高電平信號輸出端電氣連接，電荷泵電路(3)的高電平信號輸出端與遲滯窗口電路(15)、上升/下降計數器(5)的高電平信號輸入埠依次電氣連接；所述的電荷泵電路(3)的低電平信號輸入端與鑑頻鑑相器(2)的低電平信號輸出端電氣連接，電荷泵電路(3)的低電平信號輸出端與遲滯窗口電路(16)、上升/下降計數器(5)的低電平信號輸入埠依次電氣連接；
所述的分頻器(7)的高頻時鐘輸出埠分別與電荷泵電路(3)的計數器信號輸入埠和兩路選擇器低電平輸入埠電氣連接。
圖3為一般的鑑頻鑑相器的電路結構及波形。
參見圖8，遲滯窗口電路中的電晶體(21)，電晶體(22)、電晶體(24)、電晶體(26)的基極電氣連接，是信號的輸入端；電晶體(21)的集電極與電晶體(22)的發射極、電晶體(23)的發射極電電氣連接；電晶體(26)的集電極與電晶體(24)的發射極、電晶體(25)的發射極電氣連接；電晶體(22)的集電極與電晶體(24)的集電極、電晶體(23)的基極、電晶體(25)的基極、二極體的正極電氣連接；電晶體(21)的發射極與電晶體(25)的集電極分別外加電源；電晶體(23)的集電極和電晶體(26)的發射極分別接地；晶體二極體的負極是信號輸出端。
在開始工作的初始階段，輸入信號101與輸出信號102之間的相位差比較大，輸出的高電平脈衝(UP)118與低電平脈衝(DOWN)119比較寬。同時計數器(COUNTER_1)9的輸出信號116是低電平，通過三個兩路選擇器(MUX)10，11，12的低電平方式輸入端輸出，分頻電路7的一個分頻輸出信號107經兩路選擇器(MUX)10輸出一個頻率相對較高的信號。該高頻信號與寬脈衝(UP)118，(DOWN)119分別通過邏輯運算單元13，14進行與(AND)運算，輸出信號105、106。信號105與106分別是兩路選擇器(MUX)11，12的低電平輸入端，當輸出信號116是低電平時，信號105與106分別輸出信號108和109。經過這一過程，原來的寬脈衝信號(UP)118，(DOWN)119變成了多個窄脈衝信號108和109。信號110和111分別是108和109經過遲滯窗口電路(HYP)15，16後的信號。
上升/下降(UP/DOWN)計數器5分別對信號110和111的脈衝個數進行計數，接收到信號110時，上升(UP)計數器就加「1」，同時下降(DOWN)計數器減「1」。反之接收到信號111時脈衝，下降(DOWN)計數器加「1」，上升(UP)計數器減「1」。每計滿2個或4個脈衝，上升/下降(UP/DOWN)計數器5就輸出一個帶進位/借位脈衝(CARRY/BORROW)。當上升/下降(UP/DOWN)計數器5減「1」到「0」狀態時，就鎖定在「0」狀態，並不再輸出脈衝信號。每輸出一個帶進位/借位脈衝(CARRY/BORROW)，增/減檢測器(INC/DEC Detector)就在信號115頻率中增加或減少一個時鐘脈衝(CLOCK)114。如此，調整了信號115的頻率就相當於調整了信號102的頻率。其中，上升/下降(UP/DOWN)計數器是一個兩脈衝計數器，見圖9所示。
經過一段時間後，時間由Counter 1計數脈衝的個數來決定，信號118，119脈衝的寬度已經很小，計數器(COUNTER_1)9的輸出鎖定為高電平，通過三個兩路選擇器(MUX)的高電平輸入端輸出，即信號103，104分別輸出到信號108，109，不對信號118，119進行高頻採樣，同時關閉信號107的輸入，邏輯運算單元13，14經過與(AND)運算而輸出的信號105和106全部為「0」。108和109信號經過遲滯窗口電路(HYP)15，16，分別輸出信號110，111。
當電路進入鎖定狀態時，信號118，119的脈衝非常窄，很窄的信號103/104，變到信號108/109，經過遲滯窗口電路(HYP)15，16後，就沒有了脈衝輸出，110或111就是低電平信號。電路進入鎖定狀態，不對115信號進行調整。
由於有了高頻採樣電路，電路進入鎖定的狀態就大大加快了。作為一個實例圖4、圖5、圖6、圖7是結果的比較，上升/下降(UP/DOWN)計數器5是二進位計數器，計數器(COUNTR_1)7是計數信號115的4個周期的時間。
權利要求1.一種全數字鎖相環，其特徵在於含有一個鑑頻鑑相器(2)、一個上升/下降計數器(5)、一個增/減檢測器(6)，一個分頻器(7)，它們依次電氣連接，其特徵在於，所述的全數字鎖相環裝置中在鑑頻鑑相器(2)與上升/下降計數器(5)之間，還連接一個具有快速採樣的電荷泵電路(3)和具有穩定輸出時鐘的2個相同的遲滯窗口電路(15)(16)；所述的電荷泵電路(3)的高電平信號輸入端與鑑頻鑑相器(2)的高電平信號輸出端電氣連接，電荷泵電路(3)的高電平信號輸出端與遲滯窗口電路(15)、上升/下降計數器(5)的高電平信號輸入埠依次電氣連接；所述的電荷泵電路(3)的低電平信號輸入端與鑑頻鑑相器(2)的低電平信號輸出端電氣連接，電荷泵電路(3)的低電平信號輸出端與遲滯窗口電路(16)、上升/下降計數器(5)的低電平信號輸入埠依次電氣連接；所述的分頻器(7)的高頻時鐘輸出埠分別與電荷泵電路(3)的計數器信號輸入埠和兩路選擇器低電平輸入埠電氣連接。
2.根據權利要求1所述的全數字鎖相環，其特徵在於其中所述的電荷泵電路由處理高平信號的邏輯單元(13)、處理低平信號的邏輯單元(14)、處理高平信號的兩路選擇器(11)，處理低平信號的兩路選擇器(12)，具有降低採樣噪聲的兩路選擇器(10)和計數器(9)組成，處理高平信號的邏輯單元(13)的一個輸入端與處理高平信號的兩路選擇器(11)的高電平輸入端相連，形成高平輸入埠；處理低平信號的邏輯單元(14)的一個輸入端與處理低平信號的兩路選擇器(12)的高電平輸入端相連，形成低平輸入埠；處理高平信號的邏輯單元(13)、處理低平信號的邏輯單元(14)的另兩個輸入埠與具有降低採樣噪聲的兩路選擇器(10)的輸出埠相連；處理高平信號的邏輯單元(13)、處理低平信號的邏輯單元(14)的輸出埠分別與處理高平信號的兩路選擇器(11)和處理低平信號的兩路選擇器(12)的低電平輸入口相連；具有降低採樣噪聲的兩路選擇器(10)的高電平埠接地，低電平埠形成低電平輸入埠；具有降低採樣噪聲的計數器(9)的輸出端與兩路選擇電路(10)，(11)，(12)的輸入埠相連；具有降低採樣噪聲的計數器(9)的輸入端形成計數器信號輸入埠；處理高平信號的兩路選擇器(11)和處理低平信號的兩路選擇器(12)的輸出埠分別形成高電平及低電平輸出埠。
3.根據權利要求1所述的全數字鎖相環，其特徵在於遲滯窗口電路(15)中的電晶體(21)，電晶體(22)、電晶體(24)、電晶體(26)的基極電氣連接，是信號的輸入端；電晶體(21)的集電極與電晶體(22)的發射極、電晶體(23)的發射極電電氣連接；電晶體(26)的集電極與電晶體(24)的發射極、電晶體(25)的發射極電氣連接；電晶體(22)的集電極與電晶體(24)的集電極、電晶體(23)的基極、電晶體(25)的基極、二極體(27)的正極電氣連接；電晶體(21)的發射極與電晶體(25)的集電極分別外加電源；電晶體(23)的集電極和電晶體(26)的發射極分別接地；晶體二極體(27)的負極是信號輸出端。
4.根據權利要求1所述的全數字鎖相環，其特徵在於系統鎖定時間從13微秒下降到7.5微秒。
專利摘要一種全數字鎖相環裝置包含一個鑑頻鑑相器、一個上升/下降計數器、一個增/減檢測器，一個分頻器，在鑑頻鑑相器與上升/下降計數器之間，還連接一個具有快速採樣功能的電荷泵電路和具有穩定輸出時鐘的2個相同的遲滯窗口電路。使輸入信號和分頻器輸出信號之間的頻差為零，相差不再隨時間變化而變化，電壓為一固定值，並且保證性能和系統穩定性。
文檔編號H03L7/08GK2596675SQ02283590
公開日2003年12月31日 申請日期2002年12月25日 優先權日2002年12月25日
發明者陳後鵬 申請人:上海貝嶺股份有限公司