存儲單元測試電路及其測試方法
2023-06-02 13:52:31 4
專利名稱：存儲單元測試電路及其測試方法
技術領域：
本發明涉及大容量存儲器技術領域，具體而言，本發明涉及存儲單元測試電路及其測試方法。
背景技術：
存儲器晶片按存取方式可分為隨機存取存儲器晶片RAM和只讀存儲器晶片ROM。ROM中的信息只能被讀出，而不能被操作者修改或刪除，故一般用於存放固定的程序，如監控程序、彙編程序等，以及存放各種表格。RAM主要用來存放各種現場的輸入、輸出數據，中間計算結果，以及與外部存儲器交換信息和作堆棧用。它的存儲單元根據具體 需要可以讀出，也可以寫入或改寫。由於RAM由電子器件組成，所以只能用於暫時存放程序和數據，一旦關閉電源或發生斷電，其中的數據就會丟失。現在的RAM多為MOS型半導體電路，它分為靜態和動態兩種。靜態RAM是靠雙穩態觸發器來記憶信息的；動態RAM是靠MOS電路中的柵極電容來記憶信息的。由於電容上的電荷會洩漏，需要定時給與補充，所以動態RAM需要設置刷新電路。但動態RAM比靜態RAM集成度高、功耗低，從而成本也低，適於作大容量存儲器。按照不同的技術，存儲器晶片可以細分為EPR0M、EEPR0M、SRAM、DRAM、FLASH、MASK ROM和FRAM等。存儲器技術是一種不斷進步的技術，隨著各種專門應用不斷提出新的要求，新的存儲器技術也層出不窮，每一種新技術的出現都會使某種現存的技術走進歷史，因為開發新技術的初衷就是為了消除或減弱某種特定存儲器產品的不足之處。通常情況下對於大容量的存儲器晶片，需要設計合適的印刷板電路和採用普通的功能測試儀器，在單粒子輻照環境下對具備完整的外圍電路結構的大容量存儲器晶片進行測試。通過在不同輻照強度下對晶片的功能測試，來測試其抗單粒子能力。然後，採用這種技術方案的缺點是測試晶片面積大，成本昂貴，每種新型存儲單元設計都需要重新對外圍結構進行設計，設計周期較長。因此，有必要提出一種有效的技術方案，在大容量存儲器晶片進行單粒子實驗測試時，能夠減少成本、提高效率，便於進行性能測試。
發明內容
本發明的目的旨在至少解決上述技術缺陷之一，特別通過設計出應用於單粒子實驗的存儲單元功能測試模塊，使得在版圖設計時可以將新型存儲單元直接嵌入到存儲單元測試模塊中，並且只需要採用合適的印刷板電路和普通的測試儀器即可以應用於單粒子實驗中的存儲器測試，使得在一次流片中就可以製作多種不同電路結構的存儲單元的測試模塊。為了實現本發明之目的，本發明實施例公開了一種存儲單元測試電路，包括存儲單元陣列，用於儲存信息數據；預充電電路，用於對所述存儲單元陣列的位線進行預充電；寫電路，用於將數據寫入所述存儲單元陣列；
讀取電路，用於感應所述存儲單元陣列中的信息獲得信號，並放大所述信號，通過驅動電路驅動所述信號到壓焊點上，使得所述信號的電流滿足測試儀器的驅動要求。本發明實施例另一方面還公開了一種存儲單元功能測試的方法，包括以下步驟根據上述的存儲單元測試電路中的預充電電路、寫電路以及讀取電路，設計布局版圖，形成IP核，其中，壓焊塊個數與存儲單元陣列中的存儲單元的個數相等；設計所述存儲單元陣列的版圖，將其嵌入於IP核中，連接信號完成待測試模塊的版圖設計；根據所述待測試模塊的版圖設計生產待測試晶片；將所述待測試晶片固定於載物臺進行抗單粒子測試。
本發明公開的上述方案，針對存儲單元單粒子實驗中遇到的問題，解決了測試晶片中遇到的佔用面積大、設計成本昂貴、設計周期長的問題。如果直接對存儲單元進行功能測試，將存儲單元直接連接到壓焊點上，並通過測試儀器進行測試的話，由於存儲單元的存取電流比較小，無法帶動壓焊點上和測試儀器內部的負載，實際上無法測試出所需要的結果，而且採用單個存儲單元無法模擬其在大容量存儲單元陣列中的邊緣效應的影響。本發明提出的上述方案，使得在版圖設計時可以將新型存儲單元直接嵌入到存儲單元測試模塊中，並且只需要採用合適的印刷板電路和普通的測試儀器，即可以應用於單粒子實驗中的存儲器測試，使得在一次流片中就可以製作多種不同電路結構的存儲單元的測試模塊。本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。
本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中圖I為本發明實施例存儲單元功能測試裝置的功能示意圖；圖2為本發明實施例預充電電路的示意圖；圖3為本發明實施例寫電路的示意圖；圖4為本發明實施例讀取電路的示意圖；圖5為本發明實施例測試模塊版圖布局示意圖；圖6為本發明實施例試驗方案示意圖。
具體實施例方式下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。為了實現本發明之目的，本發明實施例提出了一種存儲單元測試電路，包括存儲單元陣列，用於儲存信息數據；預充電電路，用於對所述存儲單元陣列的位線進行預充電；寫電路，用於將數據寫入所述存儲單元陣列；讀取電路，用於感應所述存儲單元陣列中的信息獲得信號，並放大所述信號，通過驅動電路驅動所述信號到壓焊點上，使得所述信號的電流滿足測試儀器的驅動要求。作為本發明的實施例，存儲單元陣列包括NXN的存儲單元，以及連接存儲單元的位線和字線。為了便於闡述本發明，以4X4的存儲單元為例進行說明。例如，實施例中存儲單元(CELL)陣列部分是由4X4存儲單元(CELL)構成，一共有八條位線(BL和BLB)和四條字線(WL0 WL3)，在寫操作時選擇其中一條字線從低電平變為高電平，數據通過寫電路部分(WRITE)寫入存儲單元，並且保存起來。在讀操作的時候也選擇其中一條字線從低電平變為高電平，將存儲單元中保存的數據讀出來。這裡的存儲單元指具有差分輸入輸出的任意結構的存儲單元結構。如圖I所示，為存儲單元測試電路的功能示意圖。在保持狀態下，預充電信號DQ為低電平，預充電電路對所有位線充電，使其等於高電平。所有字線、控制信號WE、CE都處於低電平，這時候信息保存在存儲單元(CELL)裡；在寫操作狀態下，預充電信號DQ從低電平上升到高電平，預充電電路(PRECHAGE)停止對所有位線充電，選擇其中一條字線從低電平上升到高電平，同時使寫控制信號WE上升到高電平，這時候輸出端的數據通過寫電路·(WRITE)傳輸到位線上，並且保存在存儲單元裡。在讀操作狀體下，預充電信號DQ從低電平上升到高電平，預充電電路停止對所有位線充電，選擇其中一條字線從低電平上升到高電平，同時使寫控制信號CE上升到高電平，這時候存儲單元裡的信息通過位線傳輸到讀取電路(READ)，並通過讀取電路最後輸出到輸出端。作為本發明的實施例，預充電電路包括三個PMOS電晶體，當預充電控制信號DQ從高電平變為低電平時，預充電電路對位線BL和BLB進行充電，當預充電控制信號DQ從低電平變為高電平時，預充電電路停止對位線BL和BLB進行充電。如圖2所示，為預充電電路(PRECHARGE)示意圖。當預充電信號DQ保持低電平時候，三個PMOS電晶體保持開啟狀態，這時候電流通過兩個PMOS對位線充電並充電到VDD，連接兩條位線起到平衡管作用的PMOS管開啟，從而使得兩條位線保持相等的電位。而整體電路處於寫或者讀取狀態的時候，預充電電路DQ上升到高電平，三個PMOS全部關閉，電源不再對位線進行充電。作為本發明的實施例，寫電路包括兩個與非門、兩個反相器和兩個傳輸門。當寫信號WE從低電平變為高電平時候,輸入數據通過一個與非門產生反相信號，正信號和反相信號分別通過兩個反相器和兩個傳輸門傳輸到兩條反相位線(BL和BLB)，完成寫操作。如圖3所示，為寫電路(WRITE)示意圖。當寫信號WE從低電平變為高電平時候，輸入數據通過一個與非門產生反相信號，反相信號通過另一個與非門產生正信號，正信號和反相信號分別通過兩個反相器和兩個傳輸門傳輸到兩條反相位線(BL和BLB)，並且完成寫操作。作為本發明的實施例，讀取電路包括三個反相器和一個可控制反相器。當讀操作時候，讀取信號CE從低電平變為高電平，最後一級的可控制反相器打開，由於這時候所選擇的字線已經打開，存儲的信息已經傳遞到位線BL上，位線BL上的信號通過前兩級反相器送到已經打開的可控制反相器，最後輸出到輸出端，即感應存儲單元陣列中的信息並通過靈敏放大器放大，然後通過驅動電路驅動靈敏放大器放大後的信號到壓焊點上，使得最終的信號電流滿足後級儀器的驅動要求。如圖4所示,為讀取電路(READ)示意圖。當讀操作時候,讀取信號CE從低電平變為高電平，最後一級的可控制反相器打開，由 於這時候所選擇的字線已經打開，存儲的信息已經傳遞到位線BL上，位線BL上的信號通過前兩級反相器送到已經打開的可控制反相器，最後輸出到輸出端，即感應存儲單元陣列中的信息並通過讀取電路放大，然後通過驅動電路驅動放大後的信號到壓焊點上，使得最終的信號電流滿足後級儀器的驅動要求。本發明實施例還提出了一種根據上述裝置得到的測試方法，包括以下步驟根據上述的存儲單元測試電路中的預充電電路、寫電路以及讀取電路，設計布局版圖，形成IP核，其中，壓焊塊個數與存儲單元陣列中的存儲單元的個數相等；設計所述存儲單元陣列的版圖，將其嵌入於IP核中，連接信號完成待測試模塊的版圖設計；根據所述待測試模塊的版圖設計生產待測試晶片；將所述待測試晶片固定於載物臺進行抗單粒子測試。相應於上述4X4存儲單元的實施例，如圖5所示，為測試模塊版圖布局示意圖，圖中是由一個十六個壓焊塊、預充電電路，存儲單元陣列、寫電路和讀取電路組成的版圖布局，示意圖省略了壓焊塊和各電路模塊之間的連接關係，此處實際連接關係與存儲單元功能測試模塊的整體示意圖相同。各壓焊塊對應的實際信號的順序可調換。在特定工藝的條件下，只要設計完測試模塊除存儲單元陣列的其他模塊，就可以形成一個IP核，每次只需要設計新型存儲單元陣列的版圖，將存儲單元的陣列直接嵌入IP核，即嵌入圖五中的存儲單元陣列CELL ARRY，並連接相關信號即可完成測試模塊的版圖設計，這樣大大簡化了設計過程。進一步而言，如圖6所示的試驗方案示意圖，包括由信號發生器、示波器、電源、載物臺和所需測試模塊晶片組成。將所需測試模塊晶片固定在載物臺上，壓焊塊連接到相應的接口 ；信號發生器的輸出信號連接到信號WLO WL3、DQ，WE，CE和0〈0> 0〈3>相應的接口 ；電源也和信號VDD和GND相應的接口相連接；示波器的輸入信號連接到0〈0> 0〈3>相應的接口。先進行寫入操作，通過信號發生器對存儲單元測試模塊按照上面的寫操作寫入相應的數據，然後使信號WLO WL3、DQ、WE、CE處於低電平，在這種情況下對載物臺進行輻照，最後停止輻照，通過信號發生器對存儲單元測試模塊按照上面的讀操作寫入控制信號，通過示波器查看輸出信號0〈0> 0〈3>的電平正確與否。重複操作後得出該存儲單元結構的抗單粒子性能。本發明公開的上述方案，針對單粒子試驗中的存儲單元功能測試，由於電路相對大容量存儲器的外圍電路簡單很多，且具有可移植性，可以直接將不同的存儲單元直接嵌入到功能測試模塊中，大大縮短了設計周期和和減小了晶片面積。使得在一次流片中可以製造很多不同的存儲單元電路結構的功能測試模塊，並且用普通的測試儀器即能測試這些功能測試模塊，大大縮短了對存儲單元電路結構的抗單粒子能力的探索時間。本發明公開的上述方案，針對存儲單元單粒子實驗中遇到的問題，解決了測試晶片中遇到的佔用面積大、設計成本昂貴、設計周期長的問題。如果直接對存儲單元進行功能測試，將存儲單元直接連接到壓焊點上，並通過測試儀器進行測試的話，由於存儲單元的存取電流比較小，無法帶動壓焊點上和測試儀器內部的負載，實際上無法測試出所需要的結果，而且採用單個存儲單元無法模擬其在大容量存儲單元陣列中的邊緣效應的影響。本發明提出的上述方案，使得在版圖設計時可以將新型存儲單元直接嵌入到存儲單元測試模塊中，並且只需要採用合適的印刷板電路和普通的測試儀器，即可以應用於單粒子實驗中的存儲器測試，使得在一次流片中就可以製作多種不同電路結構的存儲單元的測試模塊。雖然關於示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護範圍的情況下，可以對這些實施例進行各種變化、替換和修改。對於其他例子，本領域的普通技術人員應當容易理解在保持本發明保護範圍內的同時，工藝步驟的次序可以變化。此外，本發明的應用範圍不局限於說明書中描述的特定實施例的工藝、機構、製造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對於目前已存在或者以後即將開發出的工藝、機構、製造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。因此，本發明所附權利要求旨在將這些工藝、機構、製造、物質組成、手段、方法或步驟包含在其保護範圍內。應當指出，對於本技術領域的普通技術人員來說，在不脫離本發 明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
權利要求
1.一種存儲單元測試電路，其特徵在於，包括 存儲單元陣列，用於儲存信息數據； 預充電電路，用於對所述存儲單元陣列的位線進行預充電； 寫電路，用於將數據寫入所述存儲單元陣列； 讀取電路，用於感應所述存儲單元陣列中的信息獲得信號，並放大所述信號，通過驅動電路驅動所述信號到壓焊點上，使得所述信號的電流滿足測試儀器的驅動要求。
2.如權利要求I所述的存儲單元測試電路，其特徵在於，所述存儲單元陣列包括 4X4的存儲單元，以及連接所述存儲單元的八條位線和四條字線；在寫操作時選擇其中一條字線從低電平變為高電平，數據通過所述寫電路寫入所述存儲單元並保存；在讀操作的時候選擇其中一條字線從低電平變為高電平，將所述存儲單元中保存的數據讀出。
3.如權利要求2所述的存儲單元測試電路，其特徵在於，所述預充電電路包括三個PMOS電晶體，當預充電控制信號DQ從高電平變為低電平時，所述預充電電路對所述位線進行充電，當預充電控制信號DQ從低電平變為高電平時，預充電電路停止對所述位線進行充電。
4.如權利要求2所述的存儲單元測試電路，其特徵在於，所述寫電路包括兩個與非門、兩個反相器和兩個傳輸門；當寫信號WE從低電平變為高電平時候，輸入數據通過與非門產生反相信號，正信號和反相信號分別通過兩個反相器和兩個傳輸門傳輸到兩條反相位線完成寫操作。
5.如權利要求2所述的存儲單元測試電路，其特徵在於，所述讀取電路包括三個反相器和一個可控制反相器； 用於感應所述存儲單元陣列中的信息獲得信號包括 當讀操作時候，讀取信號CE從低電平變為高電平，可控制反相器打開，存儲的信息傳遞到位線上。
6.如權利要求5所述的存儲單元測試電路，其特徵在於，放大所述信號，通過驅動電路驅動所述信號到壓焊點上包括 所述位線上的信號通過前兩級反相器送到已經打開的可控制反相器，最後輸出到輸出端，即感應所述存儲單元陣列中的信息並通過靈敏放大器放大，然後通過驅動電路驅動靈敏放大器放大後的信號到壓焊點上。
7.一種存儲單元功能測試的方法，其特徵在於，包括以下步驟 根據如權利要求I至6任意之一所述的存儲單元測試電路中的預充電電路、寫電路以及讀取電路，設計布局版圖，形成IP核，其中，壓焊塊個數與存儲單元陣列中的存儲單元的個數相等； 設計所述存儲單元陣列的版圖，將其嵌入於IP核中，連接信號完成待測試模塊的版圖設計； 根據所述待測試模塊的版圖設計生產待測試晶片； 將所述待測試晶片固定於載物臺進行抗單粒子測試。
全文摘要
本發明公開了一種存儲單元測試電路，包括存儲單元陣列，用於儲存信息數據；預充電電路，用於對存儲單元陣列的位線進行預充電；寫電路，用於將數據寫入存儲單元陣列；讀取電路，用於感應存儲單元陣列中的信息獲得信號，並放大信號，通過驅動電路驅動信號到壓焊點上，使得信號的電流滿足測試儀器的驅動要求。本發明還公開了一種存儲單元功能測試的方法。本發明公開的上述方案，解決了測試晶片中遇到的佔用面積大、設計成本昂貴、設計周期長的問題，在版圖設計時可以將新型存儲單元直接嵌入到存儲單元測試模塊中，只需要採用合適的印刷板電路和普通的測試儀器，即可以應用於單粒子實驗中的存儲器測試，在一次流片中就可以製作多種不同電路結構的存儲單元的測試模塊。
文檔編號G11C29/08GK102903392SQ20111020807
公開日2013年1月30日 申請日期2011年7月25日 優先權日2011年7月25日
發明者王一奇, 韓鄭生, 趙發展, 劉夢新, 畢津順 申請人:中國科學院微電子研究所