通用成幀規程中的64位並行自同步加擾碼器和解擾碼器的製造方法

2023-05-30 03:58:21

通用成幀規程中的64位並行自同步加擾碼器和解擾碼器的製造方法
【專利摘要】本發明涉及通用成幀規程中的64位並行自同步加擾碼器和解擾碼器，其特徵在於，加擾碼器電路包括64個D觸發器D0…D63和85個異或門按序間插串聯，64個D觸發器的輸出信號構成了64位並行的擾碼序列；64位D觸發器的輸出信號Q0…Q63在一個時鐘節拍內輸出64位的加擾碼信號，同時輸出信號到相應的異或門輸入端；解擾碼器電路包括43個D觸發器D0…D42和64個異或門按序間插串聯，64個異或門的輸出信號構成了64位並行的擾碼序列：43位D觸發器的輸出信號Q0…Q42在一個時鐘節拍內輸出43位的輸出信號Q0…Q42到相應的異或門輸入端，和輸入信號異或後得到64位的解擾碼信，其優點：將高速串行數據變成低速並行數據進行處理，極大降低工作頻率，提高系統的可靠性。
【專利說明】通用成幀規程中的64位並行自同步加擾碼器和解擾碼器
【技術領域】 [0001]本發明涉及一種通用成幀規程(簡稱GFP)數據幀的64位並行自同步加擾/解擾碼器，主要應用於數據通信領域。
【背景技術】
[0002]通用成幀規程(簡稱GFP)G.7041/Y1303規定了一種通用的可將用戶數據封裝到位同步或者字節同步物理傳輸網絡(例如SDH系統)的方法。標準中規定了一種串行的自同步加擾碼器和解擾碼器。所謂自同步是指在任何起始狀態下，解擾碼器只要能夠正確的接收到擾碼序列，那麼接收端在一定時間後就能夠獲得同步，恢復出正確的原始數據。當接收的碼元有誤差時，也可以在很短的時間內恢復同步。自同步加擾碼器和解擾碼器用在GFP幀的淨荷域，是為了保證傳輸質量的可靠性，加擾碼器和解擾碼器擾碼序列為X43+l。擾碼器的初始值為全0或者全I均可。
[0003]G.7041/Y1303規定的自同步加擾碼器和解擾碼器電路中，加擾碼器的43個觸發器用於移位，D觸發器D1、D2、D3、...D42分別接到D0、D1、D2、...D41的輸出端。加擾碼器的輸出數據由輸入數據和D觸發器D42異或所得，並將所得結果送到D觸發器DO的輸入端。
[0004]解擾碼器的43個觸發器用於移位，D觸發器D1、D2、D3、…D42分別接到D0、D1、D2、一D41的輸出端。解擾碼器的輸入數據送到D觸發器DO的輸入端，同時輸入數據與D觸發器D42異或得到輸出數據。
[0005]上述加擾碼器和解擾碼器結構簡單，但是在SDH系統中，只適合工作在STM-1線速155.52Mb/s以下，對於STM-64的SDH信號，速率為9.95328Gb/s，這種串行自同步加擾碼器和解擾碼器就不適合了，它對集成電路(IC)工藝提出了很高的要求，因此必須要將加擾碼器和解擾碼器電路做並行化處理。

【發明內容】

[0006]發明的目的在於提供一種用於傳輸高速GFP數據幀的64位並行自同步加擾/解擾碼器。
[0007]發明的目的是通過以下技術方法來實現的:通用成幀規程中的64位並行自同步加擾碼器和解擾碼器，其特徵在於，加擾碼器電路包括64個D觸發器DO…D63和85個異或門按序間插串聯，64個D觸發器的輸出信號構成了 64位(定義為63:0)並行的擾碼序列:
I)第i位輸入信號和第(1-21)位輸出信號異或後的值作為D觸發器D(i)的輸入信號，i=21，22,…，63。
[0008]2)第(i+43)位輸入信號，第i位輸入信號和第(i+22)位輸出信號異或後的值作為D觸發器D (i)的輸入信號，i=0, I,…，20。
[0009]64位D觸發器的輸出信號QO…Q63在一個時鐘節拍內輸出64位的加擾碼信號，同時輸出信號到相應的異或門輸入端。[0010]解擾碼器電路包括43個D觸發器DO…D42和64個異或門按序間插串聯,64個異或門的輸出信號構成了 64位(定義為63:0)並行的擾碼序列:
I)第1-21位輸入信號經過D觸發器的輸出信號和第i位輸入信號異或後的值作為第i位輸出信號，i=21，22，…，63。
[0011]2)第i+43位輸入信號和第i位輸入信號異或後的值作為第i位輸出信號，i=0, 1，…，20。
[0012]43位D觸發器的輸出信號QO…Q42在一個時鐘節拍內輸出43位的輸出信號QO…Q42到相應的異或門輸入端，和輸入信號異或後得到64位的解擾碼信號。
[0013]發明所公開的64位並行自同步加擾器和解擾器，其優點在於:將高速串行數據變成低速並行數據進行處理，極大的降低了工作頻率，提高了系統的可靠性，便於工藝的實現。
【專利附圖】

【附圖說明】
[0014]圖1為串行自同步加擾碼電路圖；
圖2為串行自同步解擾碼電路圖；
圖3為64位並行自同步加擾/解擾碼器電路整體框圖；
圖4為64位並行自同步加擾碼器電路圖；
圖5為64位並行自同步解擾碼 器電路圖。
【具體實施方式】
[0015]根據通用成幀規程G.7041/Y1303中的規定，根據圖1、2所示，對於根據序列X43+l實現的加擾電路，每一個輸出值為輸入值與43個時鐘前的輸出值模2加運算的結果，在每一個線速時鐘輸出一個擾碼值，43個時鐘周期可以輸出43個擾碼信號。
[0016]對於第I個時鐘周期，各個D觸發器的輸出分別為:
Di (t+1) =Di^a), i= I, 2, —,42; Di (t+l)=X(t) XOR D42 (t), i=0
對於第8個時鐘周期，各個D觸發器的輸出分別為:
Di (t+8) =Di^8 (t)，i= 8，9，...,42; Di (t+8) =X (t+7-1) XOR D35+i (t)，i=0, I,...，7
依次類推，對於第64個時鐘周器，各觸發器的輸出分別為:
Di (t+64)= X (t+ 63-1) XOR Di^21 (t), i=21，22，...，42Di (t+64) =X (t+63-1) XOR D20^i (t) XOR D22+i (t)，i=0, 1，…，20經過推導，可以得到如圖4所示的64位並行自同步加擾碼器電路。輸入信號為X0, XI，...，X63，輸出信號為 Y0, Yl,....，Y63。
[0017]與此類似，經過推導，可以得到如圖5所示的64位並行自同步解擾碼器電路。輸入信號為 Y0, Yl,...?，Y63，輸出信號為 X0, XI，...，X63。
[0018]加擾碼器包括64個D觸發器DO…D63和85個異或門按序間插串聯,64個D觸發器的輸出端構成了 64位(定義為63:0)並行的擾碼序列:
I)第i位輸入信號和第(1-21)位輸出信號異或後的值作為D觸發器D(i)的輸入信號，i=21，22,…，63。
[0019]2)第(i+43)位輸入信號，第i位輸入信號和第(i+22)位輸出信號異或後的值作為D觸發器D(i)的輸入信號，i=0，1，…，20。
[0020]解擾碼器包括43個D觸發器DO…D63和64個異或門按序間插串聯，64個異或門的輸出端構成了 64位(定義為63:0)並行的擾碼序列:
I)第1-21位輸入信號經過D觸發器延遲後的輸出信號和第i位輸入信號異或後的值作為第i位輸出信號，i=21，22，…，63。
[0021]2)第i+43位輸入信號和第i位輸入信號異或後的值作為第i位輸出信號，i=0, 1，…，20。
[0022] 利用發明所述的64位並行加擾/解碼器可以完成在STM-64 (線速9.95328Gb/s)系統中工作在頻率為155.52Mb/s時的自同步加擾和解擾操作。用FPGA (現場可編程門陣列)實現相關的電路設計，符合通用成幀規程中的協議要求，電路結構簡單，使用資源少，降低了系統的工作頻率，提高了系統的穩定性。
[0023]根據上述說明，結合本領域技術可實現本發明的方案。
【權利要求】
1.一種通用成幀規程中的64位並行自同步加擾碼器和解擾碼器，其特徵在於，加擾碼器電路包括64個D觸發器DO…D63和85個異或門按序間插串聯,64個D觸發器的輸出信號構成了 64位並行的擾碼序列: 1)第i位輸入信號和第1-21位輸出信號異或後的值作為D觸發器D(i)的輸入信號，i=21, 22, —,63 ； 2)第i+43位輸入信號，第i位輸入信號和第i+22位輸出信號異或後的值作為D觸發器D(i)的輸入信號，i=0，1，-,20 ； 64位D觸發器的輸出信號QO…Q63在一個時鐘節拍內輸出64位的加擾碼信號，同時輸出信號到相應的異或門輸入端； 解擾碼器電路包括43個D觸發器DO…D42和64個異或門按序間插串聯，64個異或門的輸出信號構成了 64位並行的擾碼序列: 1)第1-21位輸入信號經過D觸發器的輸出信號和第i位輸入信號異或後的值作為第i位輸出信號，i=21，22，-,63 ； 2)第i+43位輸入信號和第i位輸入信號異或後的值作為第i位輸出信號，i=0，1，…，20 ； 43位D觸發器的輸出信號QO…Q42在一個時鐘節拍內輸出43位的輸出信號QO…Q42到相應的異或門輸入端，和輸入信號異或`後得到64位的解擾碼信號。
【文檔編號】H04L1/00GK103532676SQ201310511366
【公開日】2014年1月22日 申請日期:2013年10月28日 優先權日:2013年10月28日
【發明者】曹鵬飛, 陳偉峰, 韓英娜, 張睿, 封晨 申請人:天津光電通信技術有限公司